1
Transistor FET
© Roland Küng, 2010
2
Transistor: FET
• Im Gegensatz zu den stromgesteuerten Bipolartransistoren sind
Feldeffekttransistoren spannungsgesteuerte Schaltungselemente.
• Die Steuerung erfolgt über die Gate-Source-Spannung, welche zur
Regulation des Kanalquerschnittes bzw. der Ladungsträgerdichte dient,
um so die Stärke eines elektrischen Stromes zu schalten oder zu steuern.
Der FET verfügt über drei Anschlüsse:
Source (engl. für „Zufluss“, „Quelle“)
Gate (engl. für „Tor“, „Gatter“)
Drain (engl. für „Senke“, „Abfluss“)
3
MOS FET
Bulk
Enhanced
Deple
tion
Einfache Herstellung: Miniaturisierung Prozessoren, Logik
Grosse Geometrien Leistungselektronik
N-Channel P-Channel
4
MOS FET
Alternative Symbole in Schemas
Norm …… Distinguish S-D…… Simplified
5
MOSFET Operation
• Mit VGS > 0 werden die Löcher im p-Substrat weggestossen
es entsteht eine Verarmung an freien Ladungsträgern
• Gleichzeitig werden Elektronen aus Source und Drain vom positiven Gate angezogen.
• Je höher VGS desto mehr Elektronen werden angereichert
es entsteht ein leitender n-Kanal
• FET heisst deshalb Enhancement N-Channel MOSFET
• FET wird auch als selbstsperrend bezeichnet: Bei VGS = 0 fliesst kein Strom: iD = 0
6
MOSFET Operation
• Mit VGS > 0 wird ein n-Kanal unter dem Gate induziert dessen Widerstand rDS
abhängig von VGS ist, solange die angelegte Spannung VDS klein ist .
• Es fliesst ein Strom iD
Verhält sich wie ein
Spannungs-gesteuerter
Widerstand
7
MOSFET Operation
• Wird VDS bei fixem VGS erhöht, so flacht die Stromzunahme ab
und bleibt über grossen Bereich von VDS konstant.
• Grund: n-Kanal verformt sich trapezartig und erreicht eine minimale Dicke am Drain.
Der Ausgangswiderstand wird hoch und bleibt konstant
Verhält sich wie spannungsgesteuerte Stromquelle
• 2 Kennlinienbereiche: (Triode, Linear oder Ohmic Region) und (Saturation Region)
Wid
ers
tand
Verstärker
vGS>Vt
8
Enh. N-MOSFET Kennlinie
ID(on)
VGS(th)
Für Saturation Region
• Grenzspannung Vt oder Vth heisst Threshold Voltage
• Ist VGS ≤ Vt so ist der FET ausgeschaltet: Cutoff Region• VGS –Vt heisst auch Excess Voltage
Regionengrenze bei VGD = Vt
9
MOSFET KennlinieVerstärker
ID(on)
VGS(th)
Für FET betrieben in Saturation Region gilt
Bsp.:
Ein FET habe Vt = 1 V. Im Datenblatt stehe
für VGS = 10 V sei ID(on) = 500 mA (vgl. 2N 7002)
Gesucht: K und ID für VGS = 5 V
2tGSD )Vv(Ki −=
Bestätige: K = 6.12 mA/V2 , ID = 99 mA
Für Saturation Region
vgl. beim BJT gilt: iC = βiB
10
Datenblatt FET
11
Regions-GrenzeEnhancement NMOS
http://olli.informatik.uni-oldenburg.de/weTEiS/weteis/transistor2.htm
Lernprogramm:
Threshold > VS
Betrieb: VGS muss min. Vt betragen
Saturation: VD darf max. Vt unter VG sein
1
2
3
4
Grenze
12
Depletion NMOS FET
• Aufbau wie Enhancement FET aber ein leitender N-Kanal wird durch
Dotierung bereits eingebaut. FET leitet bereits bei VGS = 0 selbstleitend
• Um den FET abzustellen muss eine negative Spannung VGS ≤ Vt anliegen Der Kanal verarmt
N-Channel Enhancement
selbstsperrendN-Channel Depletion
selbstleitend
13
Depletion NMOS FETKennlinie
• FET leitet bereits bei VGS = 0 den Strom IDSS selbstleitend
• Um den FET abzustellen muss eine negative Spannung VGS ≤ Vt anliegen
Für Saturation Region
14
Regions-GrenzeDepletion NMOS
http://olli.informatik.uni-oldenburg.de/weTEiS/weteis/transistor4.htm
Lernprogramm:
Threshold < VS
Betrieb: VGS muss min. Vt betragen
Saturation: VD muss min. |Vt | über VG sein
1
2
3
4
Grenze
15
PMOS FET
• Dasselbe gibt es alles auch mit PMOS! P- und N- Schichten tauschen
• P-Kanal zwischen Source und Drain wird genutzt.
• VDS muss negativ sein, (vgl. pnp Transistor)
Simplified
P Channel Enhancement P Channel Depletion
Simplified
16
Ansteuerung aller MOS FET
Vergleich der 4 MOSFET Typen bezüglich Ansteuerkennlinie
17
Junction FET (N-Kanal)
18
N-Channel JFET
• JFET ist selbstleitend: Bei VGS = 0 fliesst IDSS
• Wird vGS negativ gemacht, so baut sich eine Sperrschicht in der pn Diode auf
• Kanal kann abgewürgt werden durch Spannung VGS ≤ VP: (engl. Pinch off)
• vGS darf nicht positiv werden, da sonst die pn Diode leitet
19
N-Channel JFET
VGS(V)
Achtung: VGS darf + 0.3 V nicht übersteigen sonst leitet die PN-Diode GS
IDSS: Max. Current, Saturation Current
Auch mit VP für Pinchoff Spannung bezeichnet
2pGS2
p
DSSD )VV(
V
II −=
20
P-Channel JFET
Achtung: VGS darf - 0.3 V nicht unterschreiten sonst leitet die PN-Diode SG
P-Kanal JFET: Einfach Speisung negieren: Polarität für VDS, VGS vertauschen
2pGS2
p
DSSD )VV(
V
II −=
21
N-Kanal JFET
22
Feldeffekt Transistor FET
MIS = Metall-Insulator-Semiconductor
NIG = Non Insulating Gate
23
without quad. term
ohmic resistor
24
Verstärker NMOS FET
Unterschiede zu BJT:
• id durch Spannung vgs gesteuert statt Strom ib• Steuerkennline ist quadratisch statt exponentiell weniger Verstärkung
25
Steuerbarer WiderstandSchalter
am Bsp. N-JFET
1/rDS
1/RD
Q1
26
FET Gleichungen
2tGSD )Vv(Ki −=
Vereinfachung: Idealer Ausgangswiderstand (VA = ∞)Ideal isolierendes Gate: IG = 0
DStGSD v)Vv(K2i −⋅=
)Vv(K2
1
i
vr
tGSD
DSDS
−⋅==
Grenze:
tDSGS Vvv −=
27
FET ArbeitspunktVerstärker I
2tGSD )Vv(Ki −=
Datenblatt: K, Vt gegeben (K aus Punktepaar ID,VGS berechnen)
IG = 0 VGS = 0 RG typ. MΩ
ID = K Vt2
VDS > VGS – Vt = -Vt (Wahl)
RD = (VDD – VDS) / ID
Einfachste Form Bsp. Depletion NMOS, d.h. Vt negativ :
Nachteil: kein Freiheitsgrad für Wahl ID
28
FET ArbeitspunktVerstärker II
2
tGSD )Vv(Ki −=
Datenblatt: K, Vt gegeben (K aus Punktepaar ID,VGS berechnen)
IG = 0
ID = K (VGS – Vt)2 = K (VG – Vt)
2
VDS > VGS – Vt = VG - Vt (Wahl)
RD = (VDD- VDS) / ID
Gate Spannung mit SpannungsteilerBsp Enhancement NMOS, Vt positiv :
21
2DDG
RR
RVV
+=
Nachteil: ID hängt stark von Vt ab
29
Bsp. FET ArbeitspunktVerstärker
2tGSD )Vv(Ki −=
ID = K (VGS – Vt)2 = 16 mA
VDS > VGS – Vt = 4 V Wahl: 7 V
RD = (15-7) / 16m = 500 Ω
Bsp Enhancement NMOS, Vt positiv : K = 1 mA/V2 Vt = 3 V, VDD = 15 V
Nachteil: ID hängt stark von Vt ab:
ID = 16 mAV7V
K
IVV t
DGGS =+==
R1 = 800 k und R2 = 700 k
Ist Vt = 6 V ID = K*(7-6)2 = 1 mA
Vorgabe ID
30
FET ArbeitspunktVerstärker III
2tGSD )Vv(Ki −= Datenblatt: - K, Vt gegeben
- K aus Punktepaar ID,VGS berechnen
IG = 0
z.B. RS und ID wählen
ID = K (VGS – Vt)2 = K (VG – IDRS – Vt)
2 (Solver)
VDS > VGS – Vt = VG – IDRS – Vt ( Wahl VDS)
oder VD > VGS – Vt + VS = VG – Vt Beachte !
VDS = VD - VS
RD = (VDD - VD) / ID
Gate Spannung mit Spannungsteiler,
Source-Feedback durch RS: ID weniger abhängig von FET
Bsp Enh. N-MOS:
21
2DDG
RR
RVV
+=
31
Bsp. FET ArbeitspunktVerstärker
21
2DDG
RR
RVV
+=
2tGSD )Vv(Ki −=
Datenblatt: K = 2.5 mA/V2, Vt = 2 V,
Wahl ID = 10 mA, VDS = 4 V, VDD = 12 V
RS = 300 Ω, R1 = 500 kΩ,
FET Typ?
VS = ?
VGS = ?
VG =?
VD = ?
RD = ?
R2 = ?
Check VDS > VGS - Vt
Lösung: 3 V, 4 V, 7 V, 7 V, 500, 700 k 4 V > 2 V ok
tGS VV >
32
Bsp. FET ArbeitspunktVerstärker
Datenblatt: K = 0.5 mA/V2, Vt = 1 V gegeben
Enh. NMOS
*Hilfreich: Ströme in mA und Widerstände in kΩ
2tGSD )Vv(Ki −=
VG
IDVD
VDS check
33
L: FET ArbeitspunktVerstärker
Datenblatt: K = 0.5 mA/V2, Vt = 1 V gegeben
*Hilfreich: Ströme in mA und Widerstände in kΩ
*
ID = 0.5 (5 – 6ID – 1)2 Solver: ID = 0.5 mA Vs = 3 V VD= 7 V
Check Saturation Region: VDS > VGS - Vt
34
FET ArbeitspunktSynthese
1. Max. Amplitude vo des Ausgangsignal wählen
2. VDD und ID wählen
3. VGS – Vt berechnen für ID VGS = VG - VS
4. Wähle VDS = vo + (VGS - Vt)
5. Wähle VS = (VDD – VDS) / 2
6. Aus VG Gate Spannungsteiler berechnen
7. RS = VS/ID8. VRD = VRS
9. Kontrolle VRD > vo
10. Eventuell VDD Speisung erhöhen
N-Channel
(VDD-VDS)/2
VDS= vo+ (VGS-Vt)
(VDD-VDS)/2
VGS
VDD
35
FET und ESD
36
Zusammenfassung
2 Technologien: MOS und Junction FET
2 Typen MOS: Enhancement (selbstsperrend) und Depletion (selbstleitend)
Je N-Channel und P-Channel Typ verfügbar
Für P einfach Betriebsspannung mit umgekehrtem Vorzeichen (VDS,VGS)
Steuerung des Drain-Stroms durch die Gate-Source Spannung
Kennlinie quadratisch
Triode- und Saturation-Region für Schalter- bzw. Verstärkerbetrieb
Spezifikation durch Spannung Vt (Threshold) bzw. VP (Pinch off) und K
Alternativ: K Berechnen aus Punktepaar ID/VGS
Für Arbeitspunktberechung Verstärker FET Tabelle und vereinfachte Formel
benutzen. IG = 0
Analyse: Hypothesenmethode. Berechnen Spannungen und Ströme.
Prüfen mit Bedingung gemäss FET Tabelle
2
tGSD )Vv(Ki −=
37
Labor MIC Vorverstärker
Verstärker für ID = 20 mA, FET BS170, Vt = 1.7 V, K = 40 mA/V2, VDD = 15 V
C1 = 100 nF
C2, C3 = 10 µF
Messwiderstand Vout: 22 kΩ
f = 1 …10 kHz
Vin = 50 mV
Berechnen: Bauelemente, Wahl VDS = VRD, RS = 220 Ω, (R1 + R2) = 150 kΩAufbauen: und Arbeitspunkt messen und dokumentieren,
ev. Verbesserung Arbeitspunkt durch Anpassung R2 (FET Streuung)
Experimente: D und G getrennt speisen, Rs = 0
VGS = 3 V, und via VDD VDS variieren 0V – 6 V: Kennlinien Ast ID (VDS) messen
VDD = 15 V und VGS variieren 0 V – 3.3 V: ID(VGS) und Vt, K bestimmen
Schaltung nach Schema: Verstärkung bestimmen mit 1…10 kHz Signal, 50 mV Sinus
VGS = 2.4 V
VG = 6.8 V
VD = 9.7 V
RD = 270
R2 = 68 k
Av gemessen ca. 16
38
Enh. N-MOSFET Kennlinie
ID(on)
VGS(th)
Für Saturation Region
• Grenzspannung Vt oder Vth heisst Threshold Voltage
• Ist VGS ≤ Vt so ist der FET ausgeschaltet: Cutoff Region• VGS –Vt heisst auch Excess Voltage
Regionengrenze bei VGD = Vt