Eugenio Di Gioia
Übung Integrierte Schaltungen
Eugenio Di Gioia
Organisatorisches• Termine:
• Themen dieser Übungen und auch der Hausaufgaben sind klausurrelevant
30.10.’09
20.11.’09
27.11.’09
11.12.’09
08.01.’10
22.01.’10
05.02.’10
Eugenio Di Gioia
Organisatorisches
• Hausaufgaben:– Bei Abgabe aller Aufgaben (komplett, d.h. alle Aufgaben
bearbeitet) und mindestens 66% korrekter Lösungen: 2 Bonuspunkte auf die Klausur bzw. Mündliche Prüfungsnote um 0,3 besser
– Aufgaben werden jeweils am Ende des Termins ausgegeben; Lösungen spätestens bis zum folgenden Termin abgeben
– Aufgabenblätter sind immer zum jeweiligen Termin auf der Institutsseite unter “Personen” – “Stephan Leuschner” – “Materialien zur UE Integrierte Schaltungen” zu finden
• Sprechstunde: Montags, 15 – 16 Uhr sowie nach Vereinbarung (Telefonnr. Bzw. Email-Adresse siehe Institutshomepage)
• http://mikro.ee.tu-berlin.de• http://www.meis.tu-berlin.de
Eugenio Di Gioia
Integrierte Schaltungen
• Herstellung einer integrierten Schaltung im CMOS Prozess (Beispiel: NMOS/PMOS)
• Integrierte R, L, C und Dioden im CMOS-Prozess
• Entwurf einer IC mit CAD-Software
(Beispiel: Cadence Suit)
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Herstellung einer integrierten Schaltung
Verfügbare Technologien:• Bipolar-Prozess (schneller, höhere Verstärkung, großer
Flächenbedarf, große Verlustleistung, geringere Ausbeute als CMOS)
• CMOS-Prozess (höhere Integration, weniger Verlustleistung, langsamer als Bipolaren)
• BiCMOS-Prozess (Vereint die Vorteile der Bipolar- und der CMOS-Technologie, die Herstellung ist aber um 10-20% teurer als mit einem reinen CMOS-Prozess)
• NMOS-Prozess (kleinerer Flächenbedarf als CMOS aber höhere Verlustleistung, heutzutage nicht mehr benutzt)
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Komplementär-Kanal-MOS-Technik (CMOS)
Sehr geringe Ruheverlustleistung in digitalen Schaltungen: es fließt nur ein geringer Strom im durchgeschalteten Zustand (Sperrstrom)
Sehr hohe Eingangsimpedanz, rein kapazitiv Herstellung: Das Polysilizium-Gate wirkt als Maske und
schützt das untere Gate-Oxide (Self-alignment der Source- und Drain-Diffusionen): sehr hohe Auflösung und Präzision
CMOS ist die ideale Technologie für sehr hohe Integration (VLSI).
Der heutige Marktanteil der CMOS Technologie beträgt über 75%
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Teil I
CMOS Prozess
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Monokristall-Seule (Si)
Wafer
Einzelne ChipsDurchmesser max. 30 cm
CMOS-Prozess
Bearbeiteter Wafer
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Lithographischer Prozess
Eine integrierte Schaltungen wird mittels verschiedener Schritte gefertigt:
• Belichtung durch verschiedene Masken• Dotierung• Chemisches Ätzen• Implantation/Diffusion• Auftragung/Aufdampfung• Behandlung mit hohen Temperaturen
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Einzelner Chip: „Die“
• Die einzelnen Chips werden nach dem lithographischen Prozess abgeschnitten
• Alle Chips sind in der Regel identisch: jeder ist eine integrierte Schaltung
Draufsicht Seitenansicht
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Maske (Glas)
Licht (UV) Wafer:
SUBSTRAT (Si) +
PHOTORESIST
Belichtetes PhotoresistGlas + Chrom
Lithographie
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UV
Maske
Chrom
Photoresist
Substrat (Si-p)
Belichtetes Photoresist
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Belichtung des Photoresists
• Die chemischen Eigenschaften des Photoresists werden durch die UV-Belichtung geändert
• Das belichtete Photoresist kann mit speziellen Lösungsmitteln entfernt werden
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SUB P
Si3N4
Aufdampfung Si3N4
Funktion: verhindert das Wachstum von SiO2
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SUB P
Si3N4
Maske 1: Channel-Stop Öffnungen
(Isolation der Transistoren)
+ Ätzen des Si3N4
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SUB P
SiO2
Field Oxide Isolation (thermisches Wachstum, hohe Temperatur).
Si +O2→ SiO2, Si wird konsumiertAD NNN Effektive Substratdotierung
NUqC
UU SBFoSiOX
FFBT 221
2
P+
Trennung der einzelnen Transistoren:
Si3N4
P+ Channel Stop (Implantation)
Erhöht die Einsatzspannung der parasitären Transistoren
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Trennung der Transistoren: Field Oxide Isolation (FOX)
So genannte „Bird‘s Beaks“ entstehen, weil das Siliziumsoxid teilweise auch unter dem Si3N4 wächst. Dadurch ist die Breite des Transistors kleiner als die, die durch die Maske definiert wird
Bird‘s BeakSiO2Si3N4
Si-Bulk
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• Aufdampfung vom Si3N4
• Auftragung des Photoresists• UV-Belichtung
Trennung der Transistoren: Shallow Trench Isolation (STI)
Belichtetes Photoresist Nicht belichtetes Photoresist
Si3N4
Si-Bulk
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Trennung der Transistoren: Shallow Trench Isolation (STI)
• Chemisches Ätzen: nur das belichtete Photoresist löst sich auf• Das untere Substrat wird geätzt• Aufdampfung vom Siliziumsoxid
SiO2
Si-Bulk
Si3N4
Ätzen
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SUB P
Selektives Ätzen des Si3N4: keine Maske wird gebraucht
Oxidwachstum auf der ganzen Fläche
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SUB P
n-WellSiO2
Maske 2: N-Wanne ÖffnungN-Diffusion (Phosphor, Arsen)
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SUB P
n-WellSiO2
Thermal Oxide Growth (Gate Oxide): ≈ 4 nmAuftragung des Polysiliziums: (Gate)
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SUB P
n-WellSiO2
Maske 3: Gate Definition
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SUB P
n-WellSiO2
Maske 4: Schutzt den PMOS vor der n- Diffusion
Photoresist
n-Diffusion:
Self-alignment von Drain und source, das Poly-Gate wirkt als Maske
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Photoresist
SUB P
n-WellSiO2
Maske 5: Schutzt den NMOS vor der p- Diffusion
p-Diffusion (Bor):
Self-alignment von Drain und source, das Poly-Gate wirkt als Maske
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SUB P
n-WellSiO2
OxidaufdampfungMaske 6: Eröffnung der Metallkontakte
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SUB P
Metal1 Beschichtung
n-WellSiO2
Mask 7: Metal 1 Definition
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SUB P
Metal 2 Beschichtung
n-WellSiO2
Mask 9: Metal 2 DefinitionMask 8: Eröffnung der Vias
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Draufsicht und Querschnitt des CMOS-Inverters
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Package
Pins
Draht
Pad
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© AJHD
Packages
Flip Chip – Pin Grid Array
TQFP TEP Ball Grid Array
Source: National Semiconductor
Dual Inline PIN
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Teil II
Realisierung der Bauelemente (Standard CMOS)
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Integrierte Widerstände (1)
• Poly Widerstand
Resistivity (Ω/□): low
Thermal coefficient (ppm/°C): average
Voltage coefficient (ppm/V): low
Querschnitt Plan© Zsolt M. KOVÁCS VAJNA
© Zsolt M. KOVÁCS VAJNA
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Integrierte Widerstände (2)
© Franco Maloberti
• DiffusionswiderstandResistivity (Ω/□): averageTC (ppm/°C): lowVC (ppm/V): average
• Well-WiderstandResistivity (Ω/□): highTC (ppm/°C): highVC (ppm/V): highHohe Kapazität gegen Substrat
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Integrierte Kondensatoren
• Poly/Poly Term. Coeff: low
Volt. Coeff: low Parasitic Cap: average
• MOS (Poly/Diffusion)Term. Coeff: low
Volt. Coeff: high Parasitic Cap: high
• MIM (Metal/Metal)Term. Coeff: low Volt. Coeff: low Parasitic Cap: average/lowNachteil: Cap/µm2 low
© Zsolt M. KOVÁCS VAJNA
Metal2
Metal1SiO2
Si-p
SiO2
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Integrierte Spulen
• Die Kapazität gegen Substrat wird minimiert in dem man die obersten Metallschichten verwendet (z. B. Metal 6)
• Der parasitäre Serienwiderstand wird minimiert in dem man mehrere Metallschichten in parallel verwendet (z. B. Metal 4+5+6)
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InputPAD
DDV
ICESD-Schutz
pn
np
n-Well
n
Sub
DDV
InputPAD
DDV
n-Well
p
pn-diode
np-diode
Sub
Integrierter ESD-Schutz
Sub + n Diff
n-Wanne + p Diff
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DDV
LayoutQuerschnitt
Sub p-
N-Well
p+ p+ p+n+ n+
DDVDDV PAD
Sub p-
p+ p+
DDV
n
PAD
n n
nWell nWell
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Teil III
Entwurf einer integrierten Schaltung
Eugenio Di Gioia
• Anforderungen • Rechnungen „per Hand“• Schematic (Composer)• Simulationen (Analog Artist)• Layout (Virtuoso)• DRC / LVS / Extracted• Prototypherstellung• Test/Messungen• Produktion
Entwurf einer integrierten Schaltung
Eugenio Di Gioia
• Anforderungen • Rechnungen „per Hand“• Schematic (Composer)• Simulationen (Analog Artist)• Layout (Virtuoso)• DRC / LVS / Extracted• Prototypherstellung• Test/Messungen• Produktion
Entwurf einer integrierten Schaltung
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Anforderungen (Analog IC)
• Verstärkung• Frequenzbereich• Rauschen• Linearität• Impedanzanpassung• Offset• Leistungsverbrauch• Chipfläche
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• Anforderungen • Rechnungen „per Hand“• Schematic (Composer)• Simulationen (Analog Artist)• Layout (Virtuoso)• DRC / LVS / Extracted• Prototypherstellung• Test/Messungen• Produktion
Entwurf einer Integrierten Schaltung
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2
2
1DSDSTGS
OXnD UUUU
L
WCI
DS
OXn
GS
Dm U
L
WC
U
Ig
Rechnungen „per Hand“ Bsp.: MOS Gleichungen
22 TGSOXn
D UUL
WCI
Triode
Sättigung
Man schätzt VGS, VDS, gm, ro ab
TGSOXn
GS
Dm UU
L
WC
U
Ig
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• Anforderungen • Rechnungen „per Hand“• Schematic (Composer)• Simulationen (Analog Artist)• Layout (Virtuoso)• DRC / LVS / Extracted• Prototypherstellung• Test/Messungen• Produktion
Entwurf einer Integrierten Schaltung
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Schematic
Schematische Zeichnung der Schaltung mit Symbolen, die die einzelnen Bauelemente darstellen (nMOS, pMOS, R, L, C, Dioden) und ihre Verbindungen. Anderenfalls kann man die Schaltung durch eine Text-Datei beschreiben (Netlist)
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Bsp: Schematic (CMOS Inverter)
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Bsp. Netlist (CMOS Inverter)simulator lang=spectreglobal 0include "/home/ams/ams_HK330/spectre/csx/mcparams.scs"include "/home/ams/ams_HK330/spectre/csx/cmos53.scs" section=cmostminclude "/home/ams/ams_HK330/spectre/csx/res.scs" section=restminclude "/home/ams/ams_HK330/spectre/csx/cap.scs" section=captminclude "/home/ams/ams_HK330/spectre/csx/bip.scs" section=biptm
I2 (net2 net11 0 0) modn w=10u l=0.3u as=1.1e-11 ad=1.1e-11 ps=12.2u \ pd=12.2u nrd=0.06 nrs=0.06 m=1I1 (net2 net11 net9 net9) modp w=25u l=0.3u as=2.75e-11 ad=2.75e-11 \ ps=27.2u pd=27.2u nrd=0.024 nrs=0.024 m=1V1 (net9 0) vsource dc=3.3 type=dcV0 (net11 0) vsource dc=1.6 type=sine ampl=10m freq=1GsimulatorOptions options reltol=100e-6 vabstol=1e-6 iabstol=1e-12 temp=27 \ tnom=27 homotopy=all limit=delta scalem=1.0 scale=1.0 \ compatible=spice2 gmin=1e-12 rforce=1 maxnotes=5 maxwarns=5 digits=5 \ cols=80 pivrel=1e-3 ckptclock=1800 sensfile="../psf/sens.output"tran tran stop=10n errpreset=conservative write="spectre.ic" \ writefinal="spectre.fc" annotate=status maxiters=5finalTimeOP info what=oppoint where=rawfilemodelParameter info what=models where=rawfileelement info what=inst where=rawfileoutputParameter info what=output where=rawfilesaveOptions options save=all currents=all useprobes=yes
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• Anforderungen • Rechnungen „per Hand“• Schematic (Composer)• Simulationen (Analog Artist)• Layout (Virtuoso)• DRC / LVS / Extracted• Prototypherstellung• Test/Messungen• Produktion
Entwurf einer integrierten Schaltung
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Simulation
• DC Operating Point (Arbeitspunkt)• DC sweep• AC (Kleinsignal)• Transient-Analyse• S-Parameter• Noise-Analyse (Rauschen)• Periodic Steady-state (Linearität)• Monte Carlo (Statistische Analyse)
Die Schaltung wird durch ein Modell simuliert, das die physikalischen Eigenschaften der einzelnen Bauelemente beschreibt. Das meistverwendete Modell ist das BSIM-Modell (Berkeley University). Mit dem Simulator kann man verschiedene Analysen durchführen:
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Bsp: Analog Artist (Transient-Analyse)
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• Anforderungen • Rechnungen „per Hand“• Schematic (Composer)• Simulationen (Analog Artist)• Layout (Virtuoso)• DRC / LVS / Extracted• Prototypherstellung• Test/Messungen• Produktion
Entwurf einer Integrierten Schaltung
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Layout
Der Designer verwendet verschiedene Layers die zur Verfügung stehen: Metal, Poly, Active, usw.
Er sieht die Draufsicht (in zwei Dimensionen) der IC
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Bsp: Layout eines CMOS-Inverters
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• Anforderungen • Rechnungen „per Hand“• Schematic (Composer)• Simulationen (Analog Artist)• Layout (Virtuoso)• DRC / LVS / Extracted• Prototypherstellung• Test/Messungen• Produktion
Entwurf einer Integrierten Schaltung
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DRC/LVS/Extracted• DRC (Design Rules Checker): Kontrolliert, dass die Designregeln
erfüllt werden. Diese stellen sicher, dass einige unerwünschte Effekte nicht auftreten und dass die erwünschten Bauelemente korrekt funktionieren.
• LVS (Layout Versus Schematic): Verifiziert, dass die Bauelemente im Layout denen im Schematic entsprechen)
• Extracted: parasitäre Kapazitäten und Widerstände werden vom Layout extrahiert
Am Ende dieses Prozesses wird die Schaltung (jetzt mit Parasitics) wieder simuliert und kontrolliert, ob die Spezifikationen noch erfüllt sind.
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• Anforderungen • Rechnungen „per Hand“• Schematic (Composer)• Simulationen (Analog Artist)• Layout (Virtuoso)• DRC / LVS / Extracted• Prototypherstellung• Test/Messungen• Produktion
Entwurf einer Integrierten Schaltung
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Prototypherstellung
• Layout -> GDS Text-Datei
• To the Foundry
• Nach ca. 2 Monaten → Chip
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• Anforderungen • Rechnungen „per Hand“• Schematic (Composer)• Simulationen (Analog Artist)• Layout (Virtuoso)• DRC / LVS / Extracted• Prototypherstellung• Test/Messungen• Produktion
Entwurf einer Integrierten Schaltung
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• Anforderungen • Rechnungen „per Hand“• Schematic (Composer)• Simulationen (Analog Artist)• Layout (Virtuoso)• DRC / LVS / Extracted• Prototypherstellung• Test/Messungen• Produktion
Entwurf einer Integrierten Schaltung