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Literaturverzeichnis - link.springer.com978-3-8348-2080-8/1.pdfLiteraturverzeichnis [Car03] Carter,...

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Literaturverzeichnis [AEM06] AEM: Abteilung Allgemeine Elektrotechnik und Mikroelektronik, Universität Ulm. http://mikro.e-technik.uni-ulm.de/vhdl. com, 2006 [AFH12] Albrecht, Markus; Frey, Tobias; Hermann, Stefan: Rapid Prototy- ping von Eingebetteten Systemen (Modul I: FPGA). Abschlussbe- richt Interdisziplinäres Projektlabor, Hochschule Heilbronn, Campus Künzelsau, 2012 [Ayn05] Aynsley, John: Standards für die Transaction-Level-Modellierung in SystemC. In: Elektronik Sonderheft SOC 2/2005, 2005 [BB99] Brian, Adrian; Breiner, Moshe: Matlab 5 für Ingenieure. Addision- Wesley, 1999 [BDT10] BDTi: The AutoESL AutoPilot High-Level Synthesis Tool. Home- page BDTi http://www.BDTI.com, 2010 [Bec05] Beckwith, Bill: Middleware for DSPs and FPGAs. OMG Realti- me and Embedded Workshop 2005 http://www.omg.org/news/ meetings/workshops/RT_2005/06-2_Beckwith.pdf, 2005 [BEM04] Bäsig, Jürgen; Ebenbeck, Sebastian; Mültner, Bernhard: Imple- mentierung von Protokollen und Algorithmen mit SystemC. In: Elektronik 21/2004, 2004 [BH01] Beierlein, Thomas; Hagenbruch, Olaf: Taschenbuch der Mikro- prozessortechnik. Fachbuchverlag Leipzig, 2001. – ISBN 3–446– 21686–3 [BHK06] Bollow, Friedrich; Homann, Matthias; Köhn, Klaus-Peter: C und C++ für Embedded Systems. mitp, 2006. – ISBN 3–8266–1618–9 [Bog04] Bogomolow, Sergej: FPGA Synthese aus Matlab. Seminarvortrag, 2004 [Bre96] Breymann, Ulrich: C++, Eine Einführung. Carl Hanser Verlag, 1996. – ISBN 3–446–18498–8 297 R. Gessler, Entwicklung Eingebetteter Systeme, DOI 10.1007/978-3-8348-2080-8, © Springer Fachmedien Wiesbaden 2014
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Literaturverzeichnis

[AEM06] AEM: Abteilung Allgemeine Elektrotechnik und Mikroelektronik,

Universität Ulm. http://mikro.e-technik.uni-ulm.de/vhdl.com, 2006

[AFH12] Albrecht, Markus; Frey, Tobias; Hermann, Stefan: Rapid Prototy-

ping von Eingebetteten Systemen (Modul I: FPGA). Abschlussbe-

richt Interdisziplinäres Projektlabor, Hochschule Heilbronn, Campus

Künzelsau, 2012

[Ayn05] Aynsley, John: Standards für die Transaction-Level-Modellierung in

SystemC. In: Elektronik Sonderheft SOC 2/2005, 2005

[BB99] Brian, Adrian; Breiner, Moshe: Matlab 5 für Ingenieure. Addision-

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[BDT10] BDTi: The AutoESL AutoPilot High-Level Synthesis Tool. Home-

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mentierung von Protokollen und Algorithmen mit SystemC. In:

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[BH01] Beierlein, Thomas; Hagenbruch, Olaf: Taschenbuch der Mikro-

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[BHK06] Bollow, Friedrich; Homann, Matthias; Köhn, Klaus-Peter: C und

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[Bog04] Bogomolow, Sergej: FPGA Synthese aus Matlab. Seminarvortrag,

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R. Gessler, Entwicklung Eingebetteter Systeme, DOI 10.1007/978-3-8348-2080-8, © Springer Fachmedien Wiesbaden 2014

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Stichwortverzeichnis

THd , 130

TPDClk , 130

TPD, 74, 127

TPW idth, 130

TSu, 130

Abtastfrequenz, 38

ADC, 31, 37, 48, 58, 151, 182, 245,

293

Adressierungsarten, 56

Algorithmenebene, 111

Algorithmus

Beispiele, 281

Exponential-Reihe, 231

Fakulät in C, 267

Fakultät, 119

Fiboncacci, 118

FIR-Filter, 40, 66, 117, 278,

279

PID-Regler, 62

Sinus-Reihe, 231, 285

Standardfunktionen, 230

Summe, 248

Wurzel, 202

ALU, 49, 54, 249, 269

AMBA, 292

AMS, 198

Analyse, 83

API, 160, 265

Architecture, 169

ARM, 60, 290

ASIC, 9, 250, 263

ASIP, 14, 249

asynchrone Programmierung, 29

AXI, 292

Bandbreite, 236

Befehlsverarbeitung, 54

Benchmark, 168, 234, 242

Beobachtbarkeit, 196

Betriebssystem, 31, 32

BIOS, 32

BIST, 210

Black Box, 203

Boundary-Scan Description Langua-

ge, siehe BSDL

BSDL, 212

Bus, 47

CAE, 167, 178

CAN, 182

CASE, 82, 157, 209

CBSE, 93

CC, 238

CFG, 202

Chip Select, siehe CS

CIS, 13, 27, 67, 107, 123, 172, 233,

248, 279, 289

CIT, 13, 248, 279

CLB, 245

Clk, 129

Clock Cycles, siehe CC

CMOS, 24, 44

CORDIC, 231

COTS, 12, 43, 93

CPI, 238

CPLD, 69, 72

CPU, 14, 42, 45, 49, 124, 248

307

Stichwortverzeichnis

CRC, 211

CS, 47

DAC, 31, 37, 58

Daten-Download, 212

Datenformate, 61

Datenpfad, 249

Datenrate, 106, 108, 237

DFT, 211

DIN, 114

DMIPS, 290

DNF, 72, 127

Domäne, 143

DRAM, 69

DS-Stern, 9, 42, 250

DSC, 65

DSP, 7, 30, 58, 60, 221, 249, 250,

252, 290

Dual-Core, 27, 64

Dual-MAC, 64

Durchsatz, 106, 236

DUT, 173, 193, 210, 211

E/A, 46

Echtzeit, 27

harte, 29

System, 28

weiche, 29

EDA, 157, 210, 258

EDIF, 262

EEMBC, 242

EEPROM, 72

Eingebettete Systeme, 7, 8, 57

Emulator, 197

EMV, 289

EN, 130

Energieverbrauch, 23

Entity, 169

Entwicklungs-Stadien, 82

Entwurf, 101

ESL, 102, 166

Evolutionäres Modell, 92

Exklusives Oder, siehe XOR

FE, 71

Fehler, 192

FF, 71, 129

FFT, 39

Field Programmable Analog Devi-

ce, siehe FPAD

Field Programmable Device, siehe

FPD

FIR, 40, 117, 278

Fließkomma, 221

Flip-Flop, siehe FF

FMC, 293

FPAD, 68

FPD, 68

FPGA, 1, 7, 30, 45, 69, 139, 250

FPU, 221, 290

FSM, 72, 134

Funktionselement, siehe FE

GAL, 69, 72

Gantt-Diagramme, 140

Gate Level Simulation, 261

General Purpose Register, siehe GPR

Generic Array Logic , siehe GAL

Gesamtrate, 236

GPIO, 294

GPP, 57, 250

GPR, 49

Granularität, 109

GUI, 187, 292

Hardware In The Loop, 184

HDL, 184, 259

Herstellungsprozess, 2

HLS, 4, 102, 269, 294

Hybride Rechenmaschinen, 289

I/O, 148

IC, 2, 15, 24, 238, 289

IDE, 209, 255

308

Stichwortverzeichnis

IEEE, 86

IIR, 40

Inlining, 280

Instruction Count, siehe IC

Instruction Register, siehe IR

Integrated Software Environment, sie-

he ISE

Interrupts, 29

IOB, 245

IP, 76, 104, 187, 265, 290, 294

IR, 54, 249

ISA, 55, 241

ISE, 187

ISO, 105

ISR, 239

JTAG, 211

JVM, 162

Kanalcodierung, 210

KDS, 9, 251

Klassen, 141

KNF, 128

Kombinatorik, 71

Konfiguration, 71

Management, 79, 81

Kontrollpfad, 249

Lastenheft, 84

Latenzzeit, 107, 236

LCD, 58

LFSR, 211

Liquid Cristal Display, siehe LCD

Logikebene, 111

LSB, 223

LUT, 71

Maßzahlen, 234

MAC, 39, 60

Matlab, 181

MATrix LABoratory, siehe Matlab

MBSD, 180

MC, 30, 48, 57

MDSD, 102, 181, 295

Medium Scale Integration, siehe MSI

MFLOPS, 237

Mikrocomputer, 48

Mikrocontroller, 57

MIMD, 63, 64, 108

Minimalsystem, 48

MIPS, 26, 58, 61, 238

Modelle, 110

Moore’s Gesetz, 15

MOPS, 231, 237

MP, 47

MSB, 215, 223

MSI, 43

Multiplexer, siehe MUX

MUX, 71

Nebenläufigkeit, 107, 171

NRE, 11, 168

NVRAM, 69

Objekte, 141

OMG, 142

OOP, 106, 141, 160

Optimierung, 280

OSI, 105

OTP, 69

PAL, 69, 72

PAP, 114

Parallelitätsebenen, 108

PC, 55, 148, 249

PCB, 42, 44, 212

PCIe, 290

Petri-Netze, 119

Pflichtenheft, 84, 256

PID, 62

PIL, 199

Pipeline, 107, 236

PLA, 71, 72

PLD, 68, 139

309

Stichwortverzeichnis

Pmod, 293

Polling, 30

Portierung, 159

PREP, 243

Produkte, 86

Produktmanagement, 80

Profiler, 238

Program Counter, siehe PC

Programm, 49

Programmable Array Logic, siehe PAL

Programmable Logic Array, siehe PLA

Programmable Read Only Memory,

siehe PROM

Programmable ROM, siehe PROM

Projektmanagement, 79

PROM, 68, 72

PS, 130

PSD, 115

PSPICE, 198

PWM, 65

QS, 81

Qualitätsmanagement, 79, 81

Qualitätssicherung, 191

RAM, 31, 47

Randbedingung, 11

ökonomische, 11

system-technische, 11

technische, 11

Rapid Prototyping, 234

RD, 47

Re-use, 265

Read, siehe RD

Rechenmaschinen, 42

Rechenwerk, 49

Reg, 134

Rekursion, 249

Review, 201

RISC, 58

ROM, 31, 46

RS, 130

RTL, 111, 131, 167, 198, 248, 258

Runden, 226

SBT, 127

Scan-Path, 211

Schaltmatrix, 74

Schaltwerk, 134

Schlafmodi, 26

Schnittstellen, 105

SDF, 262

SDK, 291

sequentiell, 171

Signal, 32

Signalprozessor, 58

SIL, 199

SIMD, 108

Simple PLDs, siehe SPLD

Simulation, 168

SOC, 76, 163, 199, 247, 252

Software-Architektur, 2

Software-Engineering, 79

Software-Standards, 86

SOP, 62

SPEC, 242

Speicher, 69

Speicherprogrammierbare Steuerung,

siehe SPS

SPLD, 69, 72

SPS, 36

SR, 49

SRAM, 69

Störungen, 133

Standard, 188

Statusregister, siehe SR

Stellaris, 60, 294

Steuerbarkeit, 196

Steuerwerk, 54

synchron, 130

synchrone Programmierung, 29

SysML, 153

System Level Design Flow, 184

Systemüberlick, 30

310

Stichwortverzeichnis

SystemC, 163

Systemebene, 68, 111, 180

Systems Engineering, 153

TCK, 212

TDI, 212

TDO, 212

Teaching ROM, 65, 160, 219, 255

Test CK, siehe TCK

Test Data In, siehe TDI

Test Data On, siehe TDO

Test Mode Select, siehe TMS

Test ReSeT, siehe TRST

Testbench, 173

TMS, 212

Treiber, 31

TRST, 212

TTL, 44

UART, 36, 281

Ulmer Zuckeruhr, 146

UML, 2, 106, 141, 158

Universal Asynchron Receiver Trans-

mitter, siehe UART

Unrolling, 280

URL, V

USART, 58

USB, 31

V-Modell, 90, 194

VDS, 9, 251

Vektoreinheit, 250

Verbindungsarten, 70

Vergleich

digitale Signalverarbeitung, 41

Ebenen, 108

Fest- und Fließkomma-Arithmetik,

230

FPGA vs. ASIC, 251

FPGA vs. DSP, 252

HDL, 180

MP vs. FPGA, 247

Prozess-Modelle, 95

Sprachen, 160

Test, 209

UML, 152

Verteilte Systeme, 32, 57, 144

VHDL, 2, 141, 167, 198

VHDL-AMS, 173

VHDL-Analog Mixed Signal, siehe

VHDL-AMS

VHSIC, 167

VLIW, 63, 108

VLSI, 43

Volladdierer, 50

Vorgehensmodelle, 88

Wasserfall-Modell, 88

White Box, 201

Wiederverwendbarkeit, 104

Wiederverwendbarkeit, 294

WR, 47

Write, siehe WR

xDigital Subscriber Line, siehe xDSL

xDSL, 64

XOR, 49

XP, 97

Y-Diagramm, 256

Zahlenkreis, 217

Zeitscheibe, 29

Zustandsgraph, 119, 138

Zyklusdauer, 107

311

Abbildungsverzeichnis

1.1 „Lücke“ beim Entwurf zwischen den Logik-Transistoren und der

Entwickler-Produktivität. Die Werte sind im logarithmischen

Maßstab dargestellt. . . . . . . . . . . . . . . . . . . . . . . . 1

2.1 Entwicklung Eingebetteter Systeme . . . . . . . . . . . . . . 10

2.2 Ein parallelisierbarer Algorithmus kann parallel (CIS) oder se-

quentiell (CIT) ausgeführt werden [Rom01]. . . . . . . . . . . 14

2.3 Geometrische Metapher für die Abdeckung von Anforderungen

durch verschiedene Rechnerarchitekturen . . . . . . . . . . . . 15

2.4 Moore’s Gesetz: „Verdoppelung der Logik-Transistoren je Chip

alle 18 Monate“ [GS98] . . . . . . . . . . . . . . . . . . . . . 16

2.5 Die Rechnerarchitektur lässt sich auf verschiedene Rechenma-

schinen abbilden. . . . . . . . . . . . . . . . . . . . . . . . . 17

2.6 Wechselwirkung zwischen technischen Zielkonflikten . . . . . 19

2.7 Lösungsraum mit „beste“-Lösung [SD02] . . . . . . . . . . . . 20

2.8 Kosten der unterschiedlichen Rechenmaschinen [VG02] . . . . 21

2.9 „Marktfenster“ (vereinfachte Darstellung) [VG02] . . . . . . . 21

2.10 Verzögerte Markteinführung [VG02] . . . . . . . . . . . . . . 22

2.11 „Mythische Mann-Monate“ [VG02] . . . . . . . . . . . . . . . 23

2.12 CMOS-Inverter . . . . . . . . . . . . . . . . . . . . . . . . . 24

2.13 Echtzeit-Datenverarbeitung im Vergleich zur konventionellen Da-

tenverarbeitung ([Wit00], S. 27) . . . . . . . . . . . . . . . . 28

2.14 Systemüberblick . . . . . . . . . . . . . . . . . . . . . . . . . 31

2.15 Software-Ebenen: Applikation, Betriebssystem und Treiber . . 32

2.16 Prinzipieller Aufbau digitaler Systeme mit den Subsystemen Signal-

Ein-/Ausgabe und Informationsverarbeitung [Sei90] . . . . . . 35

2.17 Anwendungsbeispiel Mobilfunkgerät . . . . . . . . . . . . . . 37

2.18 Beispiel einer 3 Bit-Analog/Digital-Wandlung. Aus dem kon-

tinuierlichen analogen Wert wird ein diskreter digitaler Wert

(Zwischenschritte gehen verloren). . . . . . . . . . . . . . . . 38

2.19 AD-Wandler-Bitbreite in Abhängigkeit von der Abtastfrequenz

für typische Anwendungen ([Hau02], S. 11) . . . . . . . . . . 39

2.20 Überblick Standard-ICs . . . . . . . . . . . . . . . . . . . . . 44

2.21 Prinzipieller Aufbau eines Mikroprozessors [BH01] . . . . . . . 46

313

Abbildungsverzeichnis

2.22 Einbindung eines Mikroprozessors (CPU) in einen Computer mit

Daten-, Adress- und Steuerbus. Der lineare Adressraum (Bei-

spiel) der CPU beträgt 64kByte. . . . . . . . . . . . . . . . . 46

2.23 Aufbau eines Rechenwerks (angelehnt an die MSP430-Prozessorfamilie

([Ins13], S. 43)) (siehe auch Abbildung 2.21) . . . . . . . . . 50

2.24 Prinzipieller Aufbau einer ALU. Schaltzeichen: „&“: „Und“, „≥1“: „Oder“, „= 1“: „Exklusives Oder“ (genormt) . . . . . . . . 51

2.25 1-Bit-Volladdierer. Schaltzeichen „&“: „Und“, „≥ 1“: „Oder“, „=

1“: „Exklusives Oder“, „Σ“: Summe . . . . . . . . . . . . . . . 53

2.26 Aufbau eines 4-Bit-Ripple-Carry-Addierers . . . . . . . . . . . 53

2.27 Aufbau zweier Carry-Look-Ahead-Stufen . . . . . . . . . . . . 54

2.28 Vereinfachter Befehlsablauf . . . . . . . . . . . . . . . . . . . 55

2.29 Aufbau MAC . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.30 Einordnung der programmierbaren Logikschaltkreise . . . . . . 69

2.31 Überblick Speicher ([VG02]; Präsentation zum Buch, Kapitel 5,

S. 5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

2.32 Aufbau der PLA-Architektur. Die mit „X“ gekennzeichneten Punk-

te sind konfigurierbar [Hus03]. . . . . . . . . . . . . . . . . . 73

2.33 Implementierung von Zustandsmaschinen bei SPLDs . . . . . 73

2.34 Vergleich der Architekuren von CPLDs und FPGAs [HRS94].

Das PLD-Verzögerungsmodell ist konstant. Bei FPGAs hängt

die Verzögerungszeit von der jeweiligen Verdrahtung ab. Die

Funktionselemente (FE) bestehen aus kombinatorischer und se-

quentieller Logik. . . . . . . . . . . . . . . . . . . . . . . . . 74

3.1 Software-Entwicklungsprozess ([SW04], S. 237) . . . . . . . . 80

3.2 Für eine Aufgabenstellung mit Randbedingungen wird eine Soft-

ware zur Lösung der Aufgabe entwickelt. . . . . . . . . . . . . 83

3.3 Statistik über die Anzahl der eingebrachten und gefundenen

Fehler während der Phasen in Software-Projekten [SG01] . . . 85

3.4 Wasserfall-Modell [MG10] . . . . . . . . . . . . . . . . . . . 89

3.5 V-Modell (angelehnt an Modell [Inf14]) . . . . . . . . . . . . 91

3.6 Evolutionäres Modell [II14] . . . . . . . . . . . . . . . . . . . 92

3.7 Prototypen-Modell I ([Dar10], S. 10) . . . . . . . . . . . . . . 94

3.8 Prototypen-Modell II (angelehnt an Modell [Wir13]) . . . . . . 95

3.9 Spiral-Modell, angelehnt an Boehm, 1988 [Sim14] . . . . . . . 97

4.1 Hierarchisierung und Modularisierung . . . . . . . . . . . . . . 103

4.2 Modul-Struktur: a) 4 Kanäle; b) 5 Kanäle; c) 10 Kanäle [Mey09]105

4.3 8-Bit-Addierer mit zwei Pipelinestufen ([HRS94], S. 21) . . . 109

4.4 Ebenen der Software-Architektur beim Entwurf von digitalen

Schaltungen (Abkürzung „DS“ steht für Digitale Schaltung) . 111

314

Abbildungsverzeichnis

4.5 Flussdiagramm: Symbole . . . . . . . . . . . . . . . . . . . . 115

4.6 Struktodiagramm: Symbole I . . . . . . . . . . . . . . . . . . 116

4.7 Struktodiagramm: Symbole II . . . . . . . . . . . . . . . . . . 117

4.8 FIR-Filter: Aufbau. Verzögerungsglieder sind mit „Ta“ (z−1 bei

z-Transformation) für Abtastzeit dargestellt. . . . . . . . . . 118

4.9 FIR-Filter: Struktogramm . . . . . . . . . . . . . . . . . . . . 119

4.10 Zustandsdiagramm: Symbole . . . . . . . . . . . . . . . . . . 120

4.11 Beispiel: 2-Bit-Zähler mit Reset-Funktion („RS“) . . . . . . . 121

4.12 Petri-Netze: Symbole . . . . . . . . . . . . . . . . . . . . . . 122

4.13 Petri-Netze: Aufbau (sequentieller Ablauf) ([SD02], S. 52) . . 122

4.14 Petri-Netze: Modellierung von Nebenläufigkeit ([SD02], S. 53) 123

4.15 Beispiel: Produktions- und Konsum-Prozess ([SD02], S. 54) . 123

4.16 Blockdiagramm: Symbole . . . . . . . . . . . . . . . . . . . . 124

4.17 Datenfluss-Diagramm: Symbole . . . . . . . . . . . . . . . . 125

4.18 Beispiel: Datenfluss-Diagramm I . . . . . . . . . . . . . . . . 126

4.19 Beispiel: Datenfluss-Diagramm II: Y = (A+ B) ∗ (C −D) . . 126

4.20 Kombinatorische Schaltungen . . . . . . . . . . . . . . . . . . 127

4.21 Karnaugh-Diagramm . . . . . . . . . . . . . . . . . . . . . . 128

4.22 Sequentielle Schaltungen . . . . . . . . . . . . . . . . . . . . 129

4.23 Ermittelung der Taktfrequenz. Die Abkürzung „FF“ steht für

Flip-Flop. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

4.24 Beispiel für eine synchrone Schaltung aus kombinatorischer Lo-

gik und D-Flip-Flops ([HRS94], S. 14 ff.) . . . . . . . . . . . 131

4.25 Synchroner Binär-Zähler: Aufbau [Mey09] . . . . . . . . . . . 132

4.26 Synchroner Binär-Zähler: Zeitverhalten . . . . . . . . . . . . . 132

4.27 Asynchroner Zähler: Aufbau [Mey09] . . . . . . . . . . . . . 133

4.28 Asynchroner Zähler: Zeitverhalten . . . . . . . . . . . . . . . 133

4.29 Zustandsautomaten . . . . . . . . . . . . . . . . . . . . . . . 134

4.30 Medvedev-Automat. Abkürzungen: Kombinatorik (Komb), Re-

gister(Reg) ([HRS94], S. 262 ff.). . . . . . . . . . . . . . . . 135

4.31 Moore-Automat. Abkürzungen: Kombinatorik (Komb), Regis-

ter(Reg). Beim Moore-Automaten ist Y=f(Z) ([HRS94], S. 262

ff.). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

4.32 Mealy-Automat. Abkürzungen: Kombinatorik (Komb), Regis-

ter(Reg). Beim Mealy-Automaten gilt Y=f(X,Z) ([HRS94], S.

262 ff.). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

4.33 Moore-Automat I: Aufbau . . . . . . . . . . . . . . . . . . . 138

4.34 Moore-Automat II: Zeitverhalten . . . . . . . . . . . . . . . . 138

4.35 Zustandsgraph eines JK-Flip-Flops. Der Zustand zn entspricht

dem Flip-Flop-Ausgang Qn. . . . . . . . . . . . . . . . . . . . 139

4.36 Beispiel Balkendiagramm (Qx: Quartale) . . . . . . . . . . . . 140

315

Abbildungsverzeichnis

4.37 UML-Diagramme ([Kor08], S. 20) . . . . . . . . . . . . . . . 142

4.38 Anwendungsfall-Diagramm . . . . . . . . . . . . . . . . . . . 146

4.39 Klassen-Diagramm . . . . . . . . . . . . . . . . . . . . . . . 147

4.40 Objekt-Diagramm . . . . . . . . . . . . . . . . . . . . . . . . 147

4.41 Paket-Diagramm . . . . . . . . . . . . . . . . . . . . . . . . 148

4.42 Kompositionsstruktur-Diagramm . . . . . . . . . . . . . . . . 148

4.43 Komponenten-Diagramm . . . . . . . . . . . . . . . . . . . . 149

4.44 Verteilungs-Diagramm . . . . . . . . . . . . . . . . . . . . . 149

4.45 Anwendungsfall-Diagramm . . . . . . . . . . . . . . . . . . . 150

4.46 Aktivitäts-Diagramm . . . . . . . . . . . . . . . . . . . . . . 150

4.47 Zustands-Diagramm . . . . . . . . . . . . . . . . . . . . . . . 151

4.48 Sequenz-Diagramm . . . . . . . . . . . . . . . . . . . . . . . 151

4.49 Kommunikations-Diagramm . . . . . . . . . . . . . . . . . . 152

4.50 Zeit-Diagramm . . . . . . . . . . . . . . . . . . . . . . . . . 152

4.51 Interaktionsübersichts-Diagramm . . . . . . . . . . . . . . . . 153

4.52 Profil-Diagramm . . . . . . . . . . . . . . . . . . . . . . . . . 153

5.1 Beschreibungssprachen der verschiedenen Entwurfsebenen. Sys-

temC steht für eine ganze Gruppe C-basierter Sprachen. . . . 158

5.2 Vergleich von Maschinensprache, Assemblersprache, C, C++

und Java hinsichtlich der „Unabhängigkeit“. . . . . . . . . . . 161

5.3 Vergleich von Maschinensprache, Assemblersprache, C, C++

und Java hinsichtlich der „Komplexität“. . . . . . . . . . . . . 161

5.4 SystemC: Entwicklungsprozess . . . . . . . . . . . . . . . . . 164

5.5 Entity und Architecture . . . . . . . . . . . . . . . . . . . . . 169

5.6 Schnittstellen des Volladdierers („Black-Box“). Die Eingangs-

signale sind beide Operanden X,Y und der Überlauf Cin der vor-

herigen Addiererstufe. Ausgangssignale sind die Summe und das

Überlauf-Bit Cin. . . . . . . . . . . . . . . . . . . . . . . . . 170

5.7 Innerer Aufbau Volladdierer aus zwei Halbaddierern . . . . . . 170

5.8 Testumgebung mit „Design under Test“ (DuT) . . . . . . . . 174

5.9 Modellbasierte und Modellgetriebene Software-Entwicklung . . 181

5.10 Embedded Coder: Entwicklungsprozess . . . . . . . . . . . . . 183

5.11 System Generator: Überblick [Xil06b]. ISE ist die Abkürzung für

Integrated Software Environment (Xilinx-Entwicklungsumgebung).184

5.12 System Generator: FPGA-Entwurfsprozess [Xil06b]. . . . . . . 186

5.13 System Generator: FIR-Filter . . . . . . . . . . . . . . . . . . 187

6.1 Einordnung der Begriffe: Verifikation, Validierung und Test ([SD02],

S. 64) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

6.2 Grundprinzip (funktionale) Verifikation mit Testdurchführung

([SD02], S. 64) (siehe auch Abbildung 6.3) . . . . . . . . . . 194

316

Abbildungsverzeichnis

6.3 Kompletter Test-Ablauf [SW04] . . . . . . . . . . . . . . . . 194

6.4 Test-Ebenen im V-Modell (siehe Kapitel 3) . . . . . . . . . . 195

6.5 Vergleich von Simulationszeiten ([VG02], S. 298) . . . . . . . 200

6.6 Code-Beispiel „Wurzel“ mit Kontrollflussgraphen . . . . . . . . 203

7.1 Zahlenkreis mit Vorzeichen . . . . . . . . . . . . . . . . . . . 217

7.2 Aufbau serielles Dividier-Werk [DP12] . . . . . . . . . . . . . 225

9.1 Prozessor-Arten mit Kontroll- und Datenpfad: a) Mikroprozes-

sor (general-purpose), b) ASIP (application-specific), c) FPGA

(single-purpose) . . . . . . . . . . . . . . . . . . . . . . . . 250

9.2 C-Entwicklungsprozess: Übersetzung und Test . . . . . . . . . 254

9.3 Y-Diagramm . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

9.4 Rechnergestützter Implementierungsprozess für digitale Schal-

tungen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

9.5 Software-Entwicklung im Vergleich mit der Schicht IC-Technologie.

Als Beispiel wird die Programmiersprache C und die Hardware-

Beschreibungsprache VHDL verwendet. . . . . . . . . . . . . 263

9.6 Kombinatorische Grundelemente I. Der Logarithmus stellt einen

Logarithmus zur Basis 2 (log2) dar ([VG02], S. 34). . . . . . 270

9.7 Kombinatorische Grundelemente II ([VG02], S. 34) . . . . . . 271

9.8 Sequentielle Grundelemente ([VG02], S.35) . . . . . . . . . . 275

9.9 FIR: a) CIT, b) CIS . . . . . . . . . . . . . . . . . . . . . . . 279

9.10 Architektur eines seriellen Hamming-Code-Generators . . . . . 283

9.11 Entwicklungs-Varianten . . . . . . . . . . . . . . . . . . . . . 286

10.1 Aufbau der Zynq-Architektur . . . . . . . . . . . . . . . . . . 291

10.2 Zynq-Entwicklungsprozess . . . . . . . . . . . . . . . . . . . 292

317

Tabellenverzeichnis

2.1 Vergleich Informations- und Echtzeitsysteme (E/A: Ein-/Ausgänge) 28

2.2 Vergleich Universal-Rechner mit Eingebettetem System I . . . 33

2.3 Vergleich Universal-Rechner mit Eingebettetem System II . . . 34

2.4 Eine Rechenmaschine entsteht durch die Abbildung einer Rech-

nerarchitektur auf dem Rechenbaustein. In der Tabelle sind bei-

spielhaft Rechenmaschinen aufgeführt. . . . . . . . . . . . . 43

2.5 Einordnung der FPGAs bezüglich der Architektur, Entwurf, Im-

plementierung und Fertigstellung [Rom01]. Unter dem Begriff

„Plazieren und Routen“ (P&R) versteht man das Platzieren und

Verdrahten der Zellen auf einem physikalischen Baustein. Funk-

tionselemente wie Gatter oder Flip-Flops sind mit „FE“ abgekürzt. 45

2.6 Wahrheitstabelle zur Steuerung der ALU. Die Zeichen bedeu-

ten: ⊕ (XOR); ?: irregulärer Zustand . . . . . . . . . . . . . 52

2.7 Artenvielfalt eingebetteter Systeme [TAM03]. Die Abkürzung

„k. A.“ steht für „keine Angabe“. . . . . . . . . . . . . . . . . 59

2.8 Vergleich des Aufbaus von PLDs, CPLDs und FPGAs [Rom01] 71

2.9 Vergleich der programmierbaren Logikschaltkreise CPLDs und

FPGAs [Rom01] . . . . . . . . . . . . . . . . . . . . . . . . . 75

2.10 Überlick Xilinx Virtex-7-Familie [Xil13] . . . . . . . . . . . . . 77

3.1 Produkte einzelner Entwicklungs-Phasen . . . . . . . . . . . . 86

3.2 Vergleich der Prozess-Modelle [Inf14] . . . . . . . . . . . . . 96

4.1 Parallelitätsebenen von Mikroprozessoren . . . . . . . . . . . 108

4.2 Schaltungsbelegungstabelle . . . . . . . . . . . . . . . . . . . 128

4.3 Automaten im Vergleich [Mey09] . . . . . . . . . . . . . . . . 137

4.4 Vergleich der UML-Modelle I: Struktur . . . . . . . . . . . . . 154

4.5 Vergleich der UML-Modelle II: Verhalten . . . . . . . . . . . . 155

4.6 Vergleich der UML-Modelle III: Interaktion . . . . . . . . . . . 155

5.1 Benchmarks: SystemC und Matlab/Simulink mit System Gene-

rator (siehe auch Abschnitt 5.2). Pulskompression, Dopplerfilter

und CA-CFAR sind Radar-Signalverarbeitungsalgorithmen. . . 166

5.2 Abstraktionsebenen von VHDL . . . . . . . . . . . . . . . . . 175

319

Tabellenverzeichnis

6.1 Test-Ebenen ([Wil06], S. 42) . . . . . . . . . . . . . . . . . . 195

6.2 Vergleich Statischer und Dynamischer Tests ([DZ07], S. 18) . 200

6.3 Äquivalenzklassen I . . . . . . . . . . . . . . . . . . . . . . . 205

6.4 Äquivalenzklassen II . . . . . . . . . . . . . . . . . . . . . . . 205

6.5 Grenzwertanalyse . . . . . . . . . . . . . . . . . . . . . . . . 205

6.6 Vergleich strukturierter und funktionaler Tests ([Wir03], S. 5) 206

6.7 Test-Werkzeuge ([SD02], S. 65) . . . . . . . . . . . . . . . 208

8.1 SPEC CPU 2000-Beispiele [Kar07] . . . . . . . . . . . . . . . 243

9.1 Vergleich der vier Rechenmaschinen GPP, DSP, FPGA und ASIC

nach [Bec05]. Die Leistung ist auf ein GPP . . . . . . . . . . 251

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