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DATENBLATT - Siemens AG · 2 ERTEC 200 Datenblatt ... wenden Sie sich bitte an Ihre Siemens...

Date post: 26-Jun-2018
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Copyright © Siemens AG 2010. All rights reserved. 1 ERTEC 200 Datenblatt Änderungen vorbehalten Version 1.1.1 . ERTEC 200 Enhanced Real-Time Ethernet Controller DATENBLATT Merkmale Integrierter ARM946ES Prozessor einstellbare Frequenz 50/100/150 MHz 4 kByte Data-Cache 8 kByte Instruction-Cache 4 kByte D-TCM Memory Protection Unit (MPU) Tracefunktionalität ,debugfähig durch Embedded ICE Interrupt-Controller IRQ/FIQ Busstruktur Interne 32 Bit Busstruktur (Multi-Layer-Bus) mit 50 MHz Taktfrequenz 8/16/32-Bit-Bus-Interface für Zugriff auf externe Speicher oder Peripherie Allgemeine Funktionen Interne Taktgenerierung durch PLL Boot – ROM mit 8 kByte Opcode für Firmware laden von verschiedenen Quellen Testfunktionen Boundary – Scan Betriebsbedingungen Temperaturbereich: -40 bis + 85°C Versorgungsspannung Core : 1,5V +/- 10% Versorgungsspannung I/Os : 3,3V +/- 10% Leistungsaufnahme (max.): 0,80 W bei 1,5 V 0,77 W bei 3,3 V. 2-Port-Switch Zwei Fast-Ethernet Ports mit integrierten PHY’s 100 Mbps vollduplex Auto-Negotiation/-Crossing/-Polarity 64 kByte Kommunikations-RAM Unterstützt PROFINET RT und IRT External Memory Interface (EMIF) Memory-Controller für SDRAM 16/32 Bit Memory-Controller 4 x 16 MByte für asynchrone Bausteine (8/16/32 Bit Datenbreite für SRAM, Flash, externe Peripherie) Local-Bus-Unit (LBU) 16-Bit Dateninterface Anschaltung eines externen Host für Zugriffe auf den ERTEC 200 16 Bit Datenbreite Reines Slaveinterface IO - Interfaces 45 GPIOs 1 UART ähnlich dem Standard UART 16C550 SPI Interface (Master/Slave) 2 Timer 32 Bit abwärtszählend 1 Timer 16 Bit aufwärtszählend F-Timer 32 Bit abwärtszählend 2 Watchdog – Funktionen DMA – Controller 1 kanalig Gehäuse Plastic – FBGA 304 Pin Größe 19 x 19 mm Ball Pitch 0,8 mm
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Copyright © Siemens AG 2010. All rights reserved. 1 ERTEC 200 Datenblatt Änderungen vorbehalten Version 1.1.1

.

ERTEC 200 Enhanced Real-Time Ethernet Controller

DATENBLATT

Merkmale

Integrierter ARM946ES Prozessor einstellbare Frequenz 50/100/150 MHz 4 kByte Data-Cache 8 kByte Instruction-Cache 4 kByte D-TCM Memory Protection Unit (MPU) Tracefunktionalität ,debugfähig durch Embedded ICE Interrupt-Controller IRQ/FIQ

Busstruktur

Interne 32 Bit Busstruktur (Multi-Layer-Bus) mit 50 MHz Taktfrequenz

8/16/32-Bit-Bus-Interface für Zugriff auf externe Speicher oder Peripherie

Allgemeine Funktionen

Interne Taktgenerierung durch PLL Boot – ROM mit 8 kByte Opcode für Firmware laden

von verschiedenen Quellen

Testfunktionen Boundary – Scan

Betriebsbedingungen Temperaturbereich: -40 bis + 85°C Versorgungsspannung Core : 1,5V +/- 10% Versorgungsspannung I/Os : 3,3V +/- 10% Leistungsaufnahme (max.):

0,80 W bei 1,5 V 0,77 W bei 3,3 V.

2-Port-Switch Zwei Fast-Ethernet Ports mit integrierten PHY’s 100 Mbps vollduplex Auto-Negotiation/-Crossing/-Polarity 64 kByte Kommunikations-RAM Unterstützt PROFINET RT und IRT

External Memory Interface (EMIF)

Memory-Controller für SDRAM 16/32 Bit Memory-Controller 4 x 16 MByte für asynchrone

Bausteine (8/16/32 Bit Datenbreite für SRAM, Flash, externe Peripherie)

Local-Bus-Unit (LBU) 16-Bit Dateninterface

Anschaltung eines externen Host für Zugriffe auf den ERTEC 200

16 Bit Datenbreite Reines Slaveinterface

IO - Interfaces

45 GPIOs 1 UART ähnlich dem Standard UART 16C550 SPI Interface (Master/Slave) 2 Timer 32 Bit abwärtszählend 1 Timer 16 Bit aufwärtszählend F-Timer 32 Bit abwärtszählend 2 Watchdog – Funktionen DMA – Controller 1 kanalig

Gehäuse

Plastic – FBGA 304 Pin Größe 19 x 19 mm Ball Pitch 0,8 mm

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Haftungsausschluß Der Inhalt der Druckschrift wurde auf Übereinstimmung mit der beschriebenen Hard- und Software geprüft. Dennoch können Abweichungen nicht ausgeschlossen werden, so dass wir für die vollständige Übereinstimmung keine Gewähr übernehmen. Die Angaben in der Druckschrift werden jedoch regelmäßig überprüft. Notwendige Korrekturen sind in den nachfolgenden Ausgaben enthalten. Für Verbesserungen und Vorschläge sind wir dankbar. Copyright © Siemens AG 2008. Alle Rechte vorbehalten Weitergabe sowie Vervielfältigung dieser Unterlage, Verwertung und Mitteilung ihres Inhaltes nicht gestattet sind, soweit nicht ausdrücklich zugestanden. Zuwiderhandlungen verpflichten zu Schadenersatz. Alle Rechte vorbehalten, insbesondere für den Fall der Patenterteilung oder GM-Eintragung. Alle Produkt- und Systemnamen sind Marken ihres jeweiligen Eigentümers und als solche zu behandeln. Technische Änderungen vorbehalten.

Weitere Unterstützung Bei Fragen zur Nutzung des beschriebenen Bausteines, die Sie nicht in der Dokumentation beantwortet finden, wenden Sie sich bitte an Ihre Siemens Ansprechpartner in den für Sie zuständigen Vertretungen oder Geschäftsstellen.

Fragen, Anmerkungen und Verbesserungen zum vorliegenden Datenblatt bitte schriftlich an die angegebene E-Mail-Adresse schicken.

Zusätzlich erhalten Sie allgemeine Informationen, aktuelle Produkt-Informationen, FAQs und Downloads, die beim Einsatz nützlich sein können, im Internet unter folgenden Link:

http://www.siemens.de/comdec Technischer Ansprechpartner für Deutschland / weltweit

Siemens AG Automation & Drive ComDeC

Tel.: 0911/750-2736 Tel.: 0911/750-2080 Fax: 0911/750-2100 E-Mail: [email protected]

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Technischer Ansprechpartner für USA

PROFI Interface Center: One Internet Plazza PO Box 4991 Johnson City, TN 37602-4991

Fax: (423)- 262- 2103 Tel: (423)- 262- 2576 E-Mail: [email protected]

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Inhaltsverzeichnis Beschreibung....................................................................................................................................5 ERTEC 200 Funktions-Block-Diagramm ........................................................................................5 Funktionsblöcke ...............................................................................................................................6

ARM946ES Prozessor ..................................................................................................................6 2-Port-Switch.................................................................................................................................6 Externes Memory Interface (EMIF) ..............................................................................................7 Local-Bus-Unit (LBU) ....................................................................................................................7 DMA Controller ..............................................................................................................................7 IO Interface....................................................................................................................................8

General Purpose IO 45 Bit (GPIO)...........................................................................................8 UART........................................................................................................................................8 SPI............................................................................................................................................8 Timer T0/T1.............................................................................................................................8 Timer T2 ..................................................................................................................................8 F - Timer...................................................................................................................................9 Watchdog .................................................................................................................................9

Sonstige Funktionen......................................................................................................................9 Taktgenerierung .......................................................................................................................9 Resetlogik.................................................................................................................................9 Boot-ROM ................................................................................................................................9 Betriebsmodus einstellen .........................................................................................................10

Testfunktionen...............................................................................................................................10 Memory Mapping ..............................................................................................................................11 Detailliertes Adress-Mapping..........................................................................................................12 Gehäuse.............................................................................................................................................14 Signal-Funktions-Beschreibung .....................................................................................................15

GPIO 0-31 und alternative Funktionen..........................................................................................15 JTAG und Debug...........................................................................................................................16 Trace-Port......................................................................................................................................16 Clock und Reset ............................................................................................................................17 Test-Pins .......................................................................................................................................17 EMIF (External Memory Interface) ................................................................................................17 LBU, PHY-Debug oder ETM-Trace-Interface................................................................................19 Ethernet PHY1 und PHY2.............................................................................................................21 Stromversorgung...........................................................................................................................22

Signalgruppen Standard und Alternativ ........................................................................................24 Betriebs-/Grenzwerte und Kenndaten ............................................................................................26

Maximale Grenzwerte ...................................................................................................................26 Gehäuse - Thermische Spezifikation ..........................................................................................26 DC - Betriebswerte ........................................................................................................................27 Kenndaten der Ausgangstreiber....................................................................................................28 IO - Spezifikation ...........................................................................................................................32

LBU-Timing .......................................................................................................................................35 LBU Read zum ERTEC200 mit separater Read-/Writeleitung (Ready low aktiv).........................35 LBU Write zum ERTEC200 mit separater Read-/Writeleitung (Ready low aktiv) .........................36 LBU Read zum ERTEC200 mit gemeinsamer Read-/Writeleitung (Ready low aktiv) ..................37 LBU Write zum ERTEC200 mit gemeinsamer Read-/Writeleitung (Ready low aktiv) ..................38

SPI-Timing.........................................................................................................................................39 SPI - Schnittstelle im Slave Mode .................................................................................................39 SPI - Schnittstelle im Master Mode ...............................................................................................40

Timing................................................................................................................................................41 Powerup-Sequenz.........................................................................................................................41 Reset .............................................................................................................................................41

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Abbildungsverzeichnis Abbildung 1: ERTEC 200-Block-Diagramm............................................................................................................. 5 Abbildung 2: ERTEC 200-Gehäusebeschreibung ................................................................................................. 14 Abbildung 3: LBU-Read-Sequenz bei separater RD-/WR-Leitung......................................................................... 35 Abbildung 4: LBU-Write-Sequenz bei separater RD-/WR-Leitung......................................................................... 36 Abbildung 5: LBU-Read-Sequenz bei gemeinsamer RD-/WR-Leitung .................................................................. 37 Abbildung 6: LBU-Write-Sequenz bei gemeinsamer RD-/WR-Leitung .................................................................. 38 Abbildung 7: SPI Timing im Slave Mode (TI-Format Beispiel) ............................................................................... 39 Abbildung 8: SPI Timing im Master Mode (TI-Format Beispiel) ............................................................................. 40 Abbildung 9: Reset-Timing .................................................................................................................................... 41 Abbildung 10: Reset-Timing-Diagramm................................................................................................................. 41

Tabellenverzeichnis Tabelle 1: Auswahl der Downloadquelle.................................................................................................................. 9 Tabelle 2: Betriebsmodus für ERTEC 200............................................................................................................. 10 Tabelle 3: AHB-Master mit genutzten Speichersegmenten ................................................................................... 11 Tabelle 4: Übersicht AHB-Master-Slave Zugriffe ................................................................................................... 11 Tabelle 5: Detaillierter Aufbau der Speichersegmente .......................................................................................... 13 Tabelle 6: ERTEC 200 Pinbelegung und Signalbeschreibung............................................................................... 22 Tabelle 7: Standard- und Alternative-Signalgruppen ............................................................................................. 25 Tabelle 8: Spannungsversorgung.......................................................................................................................... 25 Tabelle 9: Kenndaten für Betriebs- und Grenzwerte.............................................................................................. 26 Tabelle 10: Kenndaten Gehäuse – Thermischer Widerstand ................................................................................ 26 Tabelle 11: Kenndaten DC-Betriebswerte ............................................................................................................. 27 Tabelle 12: Kenndaten Ausgangstreiber ............................................................................................................... 29 Tabelle 13: Kenndaten Input/Clock........................................................................................................................ 31 Tabelle 14: IO Spezifikation................................................................................................................................... 33 Tabelle 15: Timing für LBU-Lesezugriffe mit separater Read-/Writeleitung........................................................... 35 Tabelle 16: Timing für LBU-Schreibzugriffe mit separater Read-/Writeleitung ...................................................... 36 Tabelle 17: Timing für LBU-Lesezugriffe mit gemeinsamer Read-/Writeleitung .................................................... 37 Tabelle 18: Timing für LBU-Schreibzugriffe mit gemeinsamer Read-/Writeleitung ................................................ 38 Tabelle 19: SPI Timing (Slave Mode) .................................................................................................................... 39 Tabelle 20: SPI Timing (Master Mode) .................................................................................................................. 40

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Beschreibung

Der ERTEC 200 ist ein leistungsfähiger Low Cost Ethernet-Controller für die Entwicklung von PROFINET IO-Devices. Der ERTEC 200 beinhaltet einen 32-Bit Prozessor, External-Memory-Interface, Local-Bus-Unit, Ethernet-Interface mit integrierten PHY’s, serielle Ports, DMA Controller und General Purpose I/Os. Der ERTEC 200 überzeugt durch robusten Aufbau, spezifische Automatisierungsfunktionen und Offenheit zur IT-Welt. Der ERTEC 200 ist im 304 Pin Plastic-FBGA Gehäuse (19mm x 19mm) erhältlich. Folgende Einsatzgebiete sind mit dem ERTEC 200 möglich:

Anschaltung für hochgenaue Antriebsregelung. Dezentrale Peripherie mit realtimefähiger Ethernetanbindung. PROFINET RT- und IRT-Funktionalität

ERTEC 200 Funktions-Block-Diagramm

DMA-Controller

AHB/APB Bridge

GPIO

Mas

ter

Master

P

P

o

r

t

s

7

APB 50MHz / 32 Bit

74

LBU / MII + SMI / ETM / GPIO

1 x UART

SPI1Interface

3 x Timer,Watchdog,

F-Timer

ARM

9 cl

ock

50M

Hz

100M

Hz

11

25MHz

SC-Bus (50MHz) 32 Bit

2-Port Switch

Switch Control K-SRAM64 kByte

Ethernet-Kanal(Port 1)

Ethernet-Kanal(Port 2)

2120

32

5

GPIO,UART, SPI,Timer,Watchdog,

PHY2

AHB-Wrapper

Slave

Master

Slav

e

Slav

e

2

Sla

ve

Boot-ROM

(8 kByte)

Sla

ve

32

8

1

Test

Multi-Layer-AHB50 MHz/32Bit

Memory-Controller

(EMIF)

Slave

InputstageMUX/Arb.

MUX/Arb.

MU

X/A

rb.

4

Reset

SystemControl

Clock-Unit

F_CLK

48

LocalBus Unit

16 Bit(LBU)

Master

Input stage

MUX

ERTEC200

MC-PLL SignalsPHY

(Port 1)PHY

(Port 2)

ARM946ESwith

I-Cache (8kByte),D-Cache (4kByte),D-TCM (4kByte)

Master

7

BS-TAP

JTAG / Debug

AHB-Wrapper

Master

MC-Bus (50MHz)32 Bit

Slave

Inputstage

ARM-Interrupt-Controller

Slave

DecodeInput stage

Slave

Decode

1

MII-0MII-1

PLL

48

SMI

316

16

ExternalMemory Interface

PHY1

1

REF_CLK

ETM Interface

TRACE_CLK

14

1

13

13

Slav

eS

lave

Sla

ve

Abbildung 1: ERTEC 200-Block-Diagramm

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Funktionsblöcke

ARM946ES Prozessor

Einstellbare Arbeitsfrequenz 50/100/150 MHz System Control Coprozessor (CP15) Data-Tightly Coupled Memory D-TCM 4k-Byte Instruction-Cache mit Lock-Funkionalität 8k-Byte Data-Cache mit Lock-Funktionalität 4k-Byte Memory Protection Unit

- Cache für Regionen aktivieren - Nutzung des „Write-Buffers“ - Schreib-/Leserechte nur für priviligierte Modi

2 Interruptcontroller - IRQ Interruptcontroller mit 16 Eingängen - FIQ Interruptcontroller mit 8 Eingängen

Debugfunktionalität über JTAG-Schnittstelle Tracefunktionalität über das integrierte ARM-ETM9-Modul

- Tracen im Fullrate-Mode bei Arbeitsfrequenz 50/100 MHz - Tracen im Halfrate-Mode bei Arbeitsfrequenz 150 MHz - Normal Mode (kein Multiplexed oder Demultiplexed Mode) - 4/8-Bit Datenbreite parametrierbar - ETM9-Trace-Macrozelle mit Ausprägung „Medium“

4 Adresskomparator-Paare 2 Datenkomparatoren mit Filterfunktionen 1 Triggereingange (über GPIO extern verfügbar) 1 Triggerausgang (über GPIO extern verfügbar) 8 MMD Regionen zum Dekodieren des phys. Adressraumes von ERTEC 200 1 Sequenzer 2 Counter

2-Port-Switch

2 Fast Ethernet Ports mit integrierten PHY’s 100 Mbps vollduplex Unterstützt RT- und IRT-Datenverkehr Auto-Negotiation Auto-Crossing Auto-Polarity Broadcastfilter unterstützt 100Base-TX und 100BASE-FX IEEE 1588 Zeitstempelung 64 kByte Kommunikations-RAM

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Externes Memory Interface (EMIF)

Für Zugriffe auf externe Speicher und Peripherie ist ein „Externes Memory Interface“ (EMIF) integriert. Das externe Memory-Interface beinhaltet folgende Controller: SDRAM-Memory-Controller

16/32-Bit Datenbusbreite einstellbar (bei 16-Bit werden die niederwertigen Datenbits verwendet). PC100 SDRAM-kompatibel (50 MHz Taktfrequenz). 1 Bank mit max. 128 MB/32 Bit Datenbusbreite (2 Bänke a 64 MByte oder 4 Bänke a 32 MByte). Einstellbare RAS-/CAS-Latency (Trcd) (# 2,3 für Write #1,2 für Read) Keine Unterstützung des Auto Precharge Commandos durch den SDRAM-Controller. SDRAM-Unterstützung.

• CAS-Latency 2 oder 3 Takte. • 2-Bit Bank-Adresse (1/2/4 Bänke) über Adressbits A1 und A0. • 8/9/10/11 Bit-Column-Adresse A13, A11:2. • max 13 Bits Row-Adresse A14:2.

Asynchroner-Memory-Controller für SRAM, Flash, Peripherie 8/16/32-Bit Datenbusbreite einstellbar. 4 Chip-Select-Ausgänge. Timing und Reaktion auf READY für jedes Chip-Select getrennt einstellbar. synchrones oder asynchrones READY für jedes Chip-Select getrennt einstellbar. Default Einstellung ist langsames Timing für BOOT-Vorgang. Pro Chip-Select maximal 16 MByte adressierbar. Chip-Select CS_PER0_N ist bootfähig. Datenbusbreite des Boot-ROMs an CS_PER0_N wird über Pins BOOT[3:0] erkannt. Quittungsverzugüberwachung einstellbar. Steuersignale DTXR (Richtung) und OE_DRIVER_N (Enable) zur direkten Steuerung eines externen

Treibers auf die Signale CS_PER0_N – CS_PER3_N.

Local-Bus-Unit (LBU)

Über die Local-Bus-Unit kann der Anschluß eines externen Host an den ERTEC 200 realisiert werden. Folgende Merkmale besitzt die LBU:

16 Bit Datenbusbreite. Zugriff des Host auf die LBU-Paging-Register per Chip-Select-Signal LBU_CS_R_N. Zugriff des Host auf beliebigen Adressbereich von ERTEC 200 per Chip-Select-Signal LBU_CS_M_N. Max. 4 Pages adressierbar. Page-Range und Page-Offset pro Page einstellbar und jederzeit umkonfigurierbar.

DMA Controller

1 kanaliger DMA-Controller 4 Request-Inputs zur Synchronisation mit der Peripherie (SPI oder UART) Change Adress Mode/Hold Adress Mode einstellbar 8/16/32-Bit Datenbreite einstellbar Steuerung des DMA-Transfers per Hardwaresignal oder Softwaresteuerung möglich Ende des DMA-Transfers wird durch Interrupt angezeigt. Folgende DMA-Transfers werden unterstützt:

internes Memory externes Memory (SRAM/SDRAM EMIF-Speicher) internes Memory Peripherie (UART oder SPI)

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IO Interface

Alle IO’s sind am 32-Bit APB – Peripheribus angeschlossen. Alle Peripherieblöcke werden als Slave mit einer niedrigen Performance-Anforderung betrieben. Folgende IO Interfaces sind im ERTEC 200 implementiert:

General Purpose IO 45 Bit (GPIO)

GPIO’s 0 – 31 können für bis zu 4 verschieden Funktionen parametriert werden (siehe Signal-Funktions-Beschreibung).

GPIO’s 32 – 44 können als alternative Funktion zum LBU-Interface genutzt werden (Einstellung über Konfigurationspins).

Input/Output sind bitweise parametrierbar Alle GPIO’s mit internen Pullup 4 GPIO-Eingänge sind interruptfähig (aktiver Low-Pegel wird nicht als Interruptpegel unterstützt) 8/16/32Bit Zugriff auf Register möglich

UART

Der UART ist ähnlich dem Standard UART 16C550. Die Abweichungen zum Standard UART 16C550 sind wie folgt:

Receive-FIFO-Trigger-Level fest auf 8 eingestellt. Receive-Errors werden im FIFO gespeichert und erzeugen keinen Interrupt Internes Register-Adress-Mapping und Register-Bit-Funktionen sind unterschiedlich. Es werden nur 1- oder 2-Stop-Bits unterstützt. Keine „Forcing Stick Parity Function“ Steuerung über DMA-Controller möglich Baudrate von 110 Baud bis 115,2 kBaud parametrierbar

SPI

Der integrierte SPI unterstützt folgende Modi: o Motorola kompatibler SPI-Mode. o Texas Instruments synchrones serielles Interface. o National Instruments Microwire Interface. Merkmale:

Programmierbare Größe des Datenframe von 4 – 16 Bit. Programmierbare Bit-Rate

* 769 Hz – 25MHz bei Grundfrequenz 50 MHz als Master * max. 4,16 MHz als Slave

Sende- und Empfangs-FIFO mit 8 Einträgen a 16 Datenbit. Sammel- und Overrun-Error-Interrupt am ARM-Interruptcontroller

Timer T0/T1

32-Bit abwärtszählend Load-/Reloadfähig Start-/Stop-/Continue-Funktion Interruptgenerierung durch Timer 0 und Timer 1 möglich Beide Timer kaskadierbar auf 64-Bit Timer Zählregister schreib/lesbar Eingangstakt 50MHz (default) oder 8-Bit-Vorteiler pro Timer parametrierbar.

Timer T2

16-Bit aufwärtszählend Load-/Reloadfähig Start-/Stop-Funktion Interruptgenerierung durch Timer 2 möglich Taktfrequenz 50 MHz One-Shot-Mode/ Umlauf-Mode/ Retrigger-Mode parametrierbar

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F - Timer

Externer Eingangstakt „Byp_Clk“ 32-Bit abwärtszählend flankengetriggert

Watchdog

Watchdog 0: 32 Bit abwärtszählend mit Ausgangspin WDOUT0_N Watchdog 1: 36 Bit abwärtszählend (Bit0-3 werden nicht verwendet) Load-/ Reloadfunktion Schreibschutz für Watchdog Watchdog Interrupt am ARM-FIQ-Interruptcontroller

Sonstige Funktionen

Taktgenerierung

Die benötigten Takte des ERTEC 200 werden mittels interner PLL und/oder durch direkte Einspeisung zur Verfügung gestellt. Die PLL wird mit einem 12,5 MHz Taktsignal gespeist, welche alternativ durch eine Quarzbeschaltung oder durch eine Oszillatoreinspeisung erfolgen kann. JTAG und MII-MAC/ PHYs haben eine direkte Taktversorgung.

ARM946ES 50/100/150 MHZ (PLL) AHB/EMIF/ICU 50 MHZ (PLL) IRT 50/ 100 MHz (PLL) APB 50 MHz (PLL) JTAG 0 .. 10 MHz (JTAG-Clock)

Resetlogik

Der ERTEC 200 bietet mehrere Möglichkeiten für die Auslösung eines RESET. Das auslösende Ereignis kann aus einem „Reset-Status-Register“ im System-Control-Register Bereich ausgelesen werden. Folgende RESET stehen zur Verfügung:

Hardware – Reset Watchdog – Reset Software - Reset

Boot-ROM

Das Boot-Rom ist mit 2kByte x 32 Bit (8kByte) organisiert und beinhaltet den Opcode zum Firmware laden von verschiedenen Peripherien. Die Auswahl der Downloadquellen erfolgt durch Einlesen der Pins BOOT [3:0] während der HW-Reset RESET_N aktiv ist . Folgende Downloadquellen stehen zur Verfügung:

BOOT[3] BOOT[2] BOOT[1] BOOT[0] BOOTEN VON 0 0 0 0 Externem ROM 8 Bit Datenbreite 0 0 0 1 Externem ROM16 Bit Datenbreite 0 0 1 0 Externem ROM 32 Bit Datenbreite 1 0 0 0 Fast Ext- ROM 8 Bit Datenbreite 1 0 0 1 Fast Ext-ROM 16 Bit Datenbreite 1 0 1 0 Fast Ext-ROM 32 Bit Datenbreite 0 0 1 1 Reserviert 0 1 0 0 Reserviert 0 1 0 1 SPI1 0 1 1 0 UART 0 1 1 1 LBU 1 0 1 1 Reserviert

Tabelle 1: Auswahl der Downloadquelle

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Achtung !! Zur Einstellung der Bootmodi sind PullUp/PullDown Widerstände an den BOOT-Pins notwendig. Betriebsmodus einstellen

Das Einstellen von Betriebs- und Testmodus erfolgt durch Einlesen der Pins CONFIG[6 : 1] während der HW-Reset RESET_N aktiv ist. Folgende Betriebsmodi lassen sich einstellen:

CONFIG [1] Bedeutung

1 REF_CLK tristate 0 REF_CLK Ausgang (25MHz)

CONFIG [4]

CONFIG [3] Bedeutung

0 0 ARM-Clock 50 MHz 0 1 ARM-Clock 100 MHz 1 0 ARM-Clock 150 MHz 1 1 Reserviert

CONFIG [6]

CONFIG [5]

CONFIG [2] Bedeutung

X 1 0 LBU = on1, LBU-CFG: LBU_WR_N hat Read/Write-Control

X 0 0 LBU = on, LBU-CFG: separate Read- und Write-Leitung

1 X 0 LBU = on, LBU_POL_RDY: LBU_RDY_N ist High-aktiv

0 X 0 LBU = on,

LBU_POL_RDY: LBU_RDY_N ist Low-aktiv

0 1 1 LBU = off,

GPIO44-32 = on, int. PHYs = on, ext. MII = PHY-Debugging, ETM9 = off

1 0 1 LBU = off,

GPIO44-32 = on, int. PHYs = on, ext. MII = off, ETM9 = on

1 1 1

Reserviert

Tabelle 2: Betriebsmodus für ERTEC 200

Achtung !! Zur Einstellung der Konfigurationsmodi sind PullUp/PullDown Widerstände an den CONFIG-Pins notwendig. x = don’t care

Testfunktionen

Boundary-Scan Der Boundary-Scan wird durch den Eingang TAP_SEL am ERTEC200 ein- bzw. ausgeschaltet (siehe Signal-Funktions-Beschreibung)

1 GPIO44-32 = off, int. PHYs = on, ext. MII = off, ETM9 = off

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Memory Mapping

Die 4 AHB-Master ARM946, Switch, LBU und DMA des ERTEC 200 nutzen den Memory-Bereich unterschiedlich. In der folgenden Tabelle sind die AHB-Master und die genutzten Speichersegmente aufgelistet:

Start- und Endadresse Seg. Funktionsbereich

für ARM9 Funktionsbereich

Switch Funktionsbereich

für LBU Funktionsbereich

für DMA

0000 0000

0FFF FFFF

0

Boot ROM(0-8kB) EMIF-SDRAM

(0-128MB) EMIF-Memory

(0-64MB) D-TCM(4kB)

locked I-Cache (2/4/6kB)

Boot ROM(0-8kB) EMIF-SDRAM

(0-128MB) EMIF-Memory

(0-64MB)

Boot ROM(0-8kB) EMIF-SDRAM

(0-128MB) EMIF-Memory

(0-64MB)

Boot ROM(0-8kB) EMIF-SDRAM

(0-128MB) EMIF-Memory

(0-64MB)

1000 0000

1FFF FFFF 1 Switch-Controller Switch- Controller Switch- Controller Not used

2000 0000

2FFF FFFF 2 EMIF (SDRAM) EMIF (SDRAM) EMIF (SDRAM) EMIF (SDRAM)

3000 0000

3FFF FFFF 3 EMIF ( Area: Bank

0-3) EMIF ( Area: Bank

0-3) EMIF ( Area: Bank

0-3) EMIF ( Area: Bank

0-3)

4000 0000

4FFF FFFF 4 alle APB Makros

incl. Boot-ROM Not used alle APB Makros incl. Boot-ROM

alle APB Makros incl. Boot-ROM

5000 0000

5FFF FFFF 5 ARM-ICU Not used Not used Not used

6000 0000

6FFF FFFF 6 Not used Not used Not used Not used

7000 0000

7FFF FFFF 7 EMIF-Register Not used EMIF-Register Not used

8000 0000

8FFF FFFF 8 DMA Not used Not used Not used

9000 0000 FFFF FFFF

9 - 15 Not used Not used Not used Not used

Tabelle 3: AHB-Master mit genutzten Speichersegmenten

In der folgenden Tabelle ist dargestellt welcher AHB-Master mit welchem AHB-Slave kommuniziert.

AHB-Master-Slave-Kopplung Slave

Master

APB Slave 1

EMIF Slave 2

DMA Slave 3

Switch Slave 4

INT-Control Slave 5

ARM X X X X X

Switch X

DMA X X

LBU X X X

Tabelle 4: Übersicht AHB-Master-Slave Zugriffe

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Detailliertes Adress-Mapping

Die nachfolgende Tabelle zeigt die detaillierte Aufteilung der einzelnen Speichersegmente. Gespiegelte Segmente sollten für eine spätere kompatible Erweiterung des Speichers nicht zur Adressierung verwendet werden.

Segment Contents Größe Adressbereich Beschreibung

0

Boot-ROM (0-8kB) oder

EMIF-SDRAM (0-128MB) oder

EMIF-Memory(0-64MB) oder

Locked I-Cache (2/4/6kB)

256 MB 0000_0000 - 0FFF_FFFF

Nach Reset: Boot-ROM (8kB physikal.;

Memory-Swap=00b); Nach Memory-Swap:

EMIF-SDRAM (128MB physikal.; Memory-Swap=01b);

oder EMIF-Memory (64MB physikal.;

Memory-Swap=10b); Aus ARM9-Sicht kann ein Locked I-

Cache (2/4/6k) bzw. ein D-TCM (4k)eingeblendet werden.

Note2

1 Switch 256 MB 1000_0000 - 1FFF_FFFF

2 MB physikalisch; 27 * imaged; - 0-1MB für Switch-Register - 1-2MB für KRAM Note1

2 EMIF (SDRAM) 256 MB 2000_0000 - 2FFF_FFFF

128 MByte Bei Nutzung eines kleineren

Speicherbereiches Spiegelung über den gesamten Bereich Note2

3 EMIF Peripheral Bank 0 16 MB 3000_0000 -

30FF_FFFF Bei Anschaltung eines kleineren Devices

Spiegelung über die gesamten 16 MB

EMIF Peripheral Bank 1 16 MB 3100_0000 -

31FF_FFFF Bei Anschaltung eines kleineren Devices

Spiegelung über die gesamten 16 MB

EMIF Peripheral Bank 2 16 MB 3200_0000 -

32FF_FFFF Bei Anschaltung eines kleineren Devices

Spiegelung über die gesamten 16 MB

EMIF Peripheral Bank 3 16 MB 3300_0000 -

33FF_FFFF Bei Anschaltung eines kleineren Devices

Spiegelung über die gesamten 16 MB

Not used 3400_0000 - 3FFF_FFFF

4 Internal Boot-ROM 8 kB 4000_0000- 4000_1FFF 8 kByte physikalisch

Timer 0 - 2 256 Byte 4000_2000 - 4000_20FF

32 Byte physikalisch Note2

Watchdog 256 Byte 4000_2100 - 4000_21FF

28 Byte physikalisch Note2

SPI 256 Byte 4000_2200 - 4000_22FF 256 Byte physikalisch

UART1 256 Byte 4000_2300 - 4000_23FF 256 Byte physikalisch

GPIO 256 Byte 4000_2500 - 4000_25FF

32 Byte physikalisch Note2

System-Control-Register-Block 256 Byte 4000_2600 -

4000_26FF

164 Byte physikalisch System Registerblock ERTEC 200

Note2

F-Counter 256 Byte 4000_2700 - 4000_27FF

8 Byte physikalisch Note2

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Segment Contents Größe Adressbereich Beschreibung

Not used 4000_2800- 4000_FFFF

Not used 4001_2800-4FFF_FFFF

5 ARM-ICU 256 MB 5000_0000- 5FFF_FFFF

ARM – Interrupt-Controller 256 Byte physikalisch

Note2

6 Not used 256 MB 6000_0000- 6FFF_FFFF

7 EMIF-Register 256 MB 7000_0000- 7FFF_FFFF

Steuer-Register für external Memory-Interface

1MB physikalisch Note2

8 DMA-Register 256 MB 8000_0000- FFFF_FFFF

DMA-Controller 32 Byte physikalisch

Note2

9 - 15 Not used 1,75 GB 9000_0000- FFFF_FFFF

Tabelle 5: Detaillierter Aufbau der Speichersegmente

Werden die Speicher „Locked I-Cache“ und „D-TCM“ genutzt, so erscheinen diese nur aus der Sicht vom ARM-Prozessor nicht aber aus der Sicht von LBU, Switch oder DMA-Controllers. Note: 1. Der Zugriff auf IRT-Register und -KRAM sollte nur in den oben angegebenen Adressbereichen (ersten 2 MByte) erfolgen, Ein Zugriff auf Bereiche innerhalb der 2 MB, die nicht von den IRT-Registern und dem KRAM belegt sind führen zu keinen undefinierten Zugriff (Quittungsverzug). Die gelesenen bzw. geschriebenen Daten sind nicht gültig. Innerhalb des 8 MB großen physikalischen Adressebereiches werden die 2 MByte-Bereiche zwar gespiegelt, jedoch mit verschiedenen Zugriffsarten:

2-4 MB Bereich für unaligned konsistente 16-Bit Zugriffe auf IRT 4-6 MB Bereich für unaligned konsistente 32-Bit Zugriffe auf IRT 6-8 MB Wird nicht unterstützt (liefert undefinierte Werte)

Der 8 MB große Adressbereich ist 32 mal innerhalb der 256MB gespiegelt. 2. Speicherbereiche sind entsprechend folgender Formel gespiegelt: Speichergröße N = -------------------------------------------- Speichergröße physikalisch Bei Speichergröße physikalisch gilt immer die Grenzen von 2n (2, 4, 8 … 128, 256 usw.) Beispiel: Beim Watchdog ist die phsikalische Speichergröße 28 Bytes. Für die Berechnung der Anzahl N Spiegelungen werden aber 32 Bytes genommen. Die Anzahl der Spiegelungen ist in diesem Fall N = 8. Ein Zugriff auf die 4 nicht genutzten Bytes führt zu keinem Quittungsverzug, jedoch sind die gelesen bzw. geschriebenen Werte nicht definiert.

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Gehäuse

Der ERTEC 200 wird in einem 304 Pin FBGA-Gehäuse geliefert. Der Abstand zwischen den Pins beträgt 0,8 mm. Die Gehäusegröße ist 19mm x 19mm.

Abbildung 2: ERTEC 200-Gehäusebeschreibung Bitte beachten Sie beim Umgang mit Bauteilen die Maßnahmen gegen elektrostatische Aufladung (EGB – Elektrisch gefährdete Bauelemente).

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Signal-Funktions-Beschreibung

Signalbeschreibung ERTEC 200 Der Ethernet-Kommunikations-Baustein ERTEC 200 ist in einem 304–Pin FBGA–Gehäuse verfügbar. In diesem Abschnitt werden die Signalnamen beschrieben.

GPIO 0-31 und alternative Funktionen

Verschiedene Signale sind gemultiplext am selben Pin. Diese gemultiplexten Signale können bis zu vier unterschiedliche Funktionen beinhalten. Die Parametrierung der alternativen Funktionen erfolgt in den GPIO-Registern GPIO_PORT_MODE_L und GPIO_PORT_MODE_H (siehe ERTEC 200 Handbuch Kapitel 4.2.2). Die Tabelle beschreibt alle Signale mit ihren unterschiedlichen Funktionen und die dazugehörigen Pinnummern.

Nr. Signal-name

Alternative Funktion 1

Alternative Funktion 2

Alternative Funktion 3

IO (Reset) Pull- PIN-

Nr. Bemerkung

General Purpose I/O / Peripherie 1 GPIO0 P1-DUPLEX-

LED_N B/O/(I) up D19 GPIO (interruptfähig) oder PHY-LED (O)

2 GPIO1 P2-DUPLEX-LED_N B/O/(I) up B20 GPIO (interruptfähig)

oder PHY-LED (O)

3 GPIO2 P1-SPEED-100LED_N

(TX/FX) B/O/O/(I) up D17 GPIO oder PHY-LED

(O)

4 GPIO3 P2-SPEED-100LED_N

(TX/FX) B/O/O/(I) up B19 GPIO oder PHY-LED

(O)

5 GPIO4 P1-LINK-LED_N B/O/(I) up A19 GPIO oder PHY-LED

(O)

6 GPIO5 P2-LINK-LED_N B/O/(I) up D16 GPIO oder PHY-LED

(O)

7 GPIO6 P1-RX-LED_N P1-TX-LED_N P1-ACTIVE-LED_N B/O/O/O/(I) up B18 GPIO oder PHY-LED

(O)

8 GPIO7 P2-RX-LED_N P2-TX-LED_N P2-ACTIVE-LED_N B/O/O/O/(I) up D15 GPIO oder PHY-LED

(O)

9 GPIO8 UART-TXD B/O/(I) up B17 GPIO oder UART (O)

10 GPIO9 UART-RXD B/I/(I) up A17 GPIO oder UART (I) 11 GPIO10 UART-DCD_N B/I/(I) up B16 GPIO oder UART (I) 12 GPIO11 UART-DSR_N B/I/(I) up E16 GPIO oder UART (I) 13 GPIO12 UART-CTS_N B/I/(I) up A16 GPIO oder UART (I)

14 GPIO13 Reserviert B/O/(I) up B15 GPIO

15 GPIO14 DBGACK B/O/(I) up E15 GPIO oder DEBUG (O)

16 GPIO15 WD_WDOUT0_N B/O/(I) up E14 GPIO oder Watchdog

(O)

17 GPIO16 SPI1_SSPCTLOE B/O/(I) up A13 GPIO oder SPI1 (O)

18 GPIO17 SPI1_SSPOE B/O/(I) up F14 GPIO oder SPI1 (O)

19 GPIO18 SPI1_SSPRXD B/I/(I) up B12 GPIO oder SPI1 (I)

20 GPIO19 SPI1_SSPTXD B/O/(I) up D13 GPIO oder SPI1 (O)

21 GPIO20 SPI1_SCLKOUT B/O/(I) up D11 GPIO oder SPI1 (O)

22 GPIO21 SPI1_SFRMOUT B/O/(I) up A11 GPIO oder SPI1 (O)

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Nr. Signal-name

Alternative Funktion 1

Alternative

Funktion 2

Alternative Funktion 3

IO (Reset) Pull- PIN-

Nr. Bemerkung

General Purpose I/O / Peripherie

23 GPIO22 SPI1_SFRMIN DBGACK B/I/O/(I) up F10

GPIO oder SPI1 (I) oder Debug (O)

Beim Booten von Nand -Flash oder SPI-ROM wird dieser GPIO als Chip Select genutzt.

24 GPIO23 SPI1_SCLKIN Reserviert B/I/O/(I) up D10

GPIO oder SPI1 (I) Beim Booten von SPI-

Flash oder SPI-EEPROM wird dieser GPIO als Chip Select

genutzt. 25 GPIO24 PLL_EXT_IN_N B/I/ (I) up B11 GPIO oder MC_PLL (I)

26 GPIO25 TGEN_OUT1_N*1 B/O/ (I) up B9 GPIO oder MC_PLL (O)

27 GPIO26 TGEN_OUT2_N B/O/(I) up A7 GPIO oder MC_PLL (O) 28 GPIO27 TGEN_OUT3_N B/O/(I) up B10 GPIO oder MC_PLL (O) 29 GPIO28 TGEN_OUT4_N B/O/(I) up F9 GPIO oder MC_PLL (O) 30 GPIO29 TGEN_OUT5_N B/O/(I) up E9 GPIO oder MC_PLL (O)

31 GPIO30 TGEN_OUT6_N B/O/(I) up B8 GPIO (interruptfähig) oder MC_PLL (O)

32 GPIO31 DBGREQ B/I/ (I) up E8 GPIO (interruptfähig) oder DEBUG (I)

*1 Bei einer IRT-Applikation wird der Pin GPIO25 als alternative Funktion1 (TGEN_OUT1_N) parametriert und der Synchron-Takt an diesem Pin ausgegeben. Dieser Pin muss für die Zertifizierung eines IRT fähigen PROFINET IO Device auf der Hardware zugänglich sein (mandatory). Verschiedene GPIO’s werden vom Evaluation Board EB200 bereits benutzt. Siehe dazu das Dokument „EB 200 Handbuch“ Tabelle 6.

JTAG und Debug

Nr. Signalname IO (Reset) Pull- PIN-

Nr. Bemerkung

Debug / JTAG (BOUNDARY-SCAN) 33 TRST_N I (I) U10 JTAG – Reset 34 TCK I (I) up W7 JTAG – Clock 35 TDI I (I) up U9 JTAG – Data In 36 TMS I (I) up V7 JTAG – Test Mode Select 37 TDO O (O) V9 JTAG – Data Out 38 SRST_N B (O) up V8 Hardware-Reset

39 TAP_SEL I (I) up W8

Select TAP-Controller: 0: Boundary Scan-TAP-Contr.

Selektiert 1: ARM-TAP-Controller selektiert

oder Scan Clock (Scan Mode)

Trace-Port

Nr. Signalname IO (Reset) Pull- PIN-

Nr. Bemerkung

Trace-Port/ Sonstiges 40 TRACECLK B (O) AB4 ETM Trace Clock 41 RESERVIERT I (I) up U19 Pin mit GND beschalten

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Clock und Reset

Nr. Signalname IO (Reset) Pull- PIN-

Nr. Bemerkung

CLOCK- / RESET-ERZEUGUNG 42 CLKP_A I (I) B14 Quarz-Anschluss 43 CLKP_B O (O) D14 Quarz-Anschluss 44 F_CLK I (I) B13 F_CLK für F-Counter

45 REF_CLK Abhängig vom PIN

CONFIG[1] A15 Tristate oder

Referenztakt Ausgang 25 MHz

46 RESET_N I (I) up B7 PowerOn-Reset

Test-Pins

Nr. Signalname IO Pull- PIN-

Nr. Bemerkung

TEST 47 TEST_N (3) I up T5 Testmode 48 TMC1 (3) I G5 Testkonfiguration 49 TMC2 (3) I H6 Testkonfiguration 50 TACT_N (3) I dn J5 TESTACT-TAP-Reset

EMIF (External Memory Interface)

Nr. Signalname Alternative Reset-Funktion

IO (Reset) Pull- PIN-

Nr. Bemerkung

EMIF (External Memory Interface)

51 DTR_N BOOT0 B (I) up E7

Direction Signal für externen Treiber oder Scan Clock (Scan

Mode) ERTEC 200 - Bootmode (event.

Ext. PD nötig)

52 OE_DRIVER_N O (O) D8 Enable Signal für externen Treiberoder Scan Clock (Scan Mode)

53 A0 O (O) B4 Adress-Bit 0 SDRAM: Bank-Adress 0

54 A1 O (O) A3 Adress-Bit 1 SDRAM: Bank-Adress 1

55 A2 O (O) B3 Adress-Bit 2 SDRAM: Adress 0

56 A3 O (O) B2 Adress-Bit 3 SDRAM: Adress 1

57 A4 O (O) D4 Adress-Bit 4 SDRAM: Adress 2

58 A5 O (O) C2 Adress-Bit 5 SDRAM: Adress 3

59 A6 O (O) C1 Adress-Bit 6 SDRAM: Adress 4

60 A7 O (O) D2 Adress-Bit 7 SDRAM: Adress 5

61 A8 O (O) D1 Adress-Bit 8 SDRAM: Adress 6

62 A9 O (O) E2 Adress-Bit 9 SDRAM: Adress 7

63 A10 O (O) E1 Adress-Bit 10 SDRAM: Adress 8

64 A11 O (O) F2 Adress-Bit 11 SDRAM: Adress 9

65 A12 O (O) F1 Adress-Bit 12 SDRAM: Adress 10

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Nr. Signalname Alternative Reset-Funktion

IO (Reset) Pull- PIN-

Nr. Bemerkung

EMIF (External Memory Interface) 66 A13 O (O) G2 Adress-Bit 13

SDRAM: Adress 11

67 A14 O (O) G1 Adress-Bit 14 SDRAM: Adress 12

68 A15 BOOT1 (1) B (I) dn H2 Adress-Bit 15

ERTEC 200 – Bootmode (event. ext. PU nötig)

69 A16 BOOT2 (1) B (I) dn J2 Adress-Bit 16 /

ERTEC 200 – Bootmode (event. ext. PU nötig)

70 A17 BOOT3 (1) B (I) up K2 Adress-Bit 17 /

ERTEC 200 – Bootmode (event. ext. PD nötig)

71 A18 CONFIG1 (2) B (I) up K1 Adress-Bit 18 / ERTEC 200 –

System-Konfig. (event. ext. PD nötig)

72 A19 CONFIG2 (2) B (I) up E4 Adress-Bit 19 / ERTEC 200 –

System-Konfig. (event. ext. PD nötig)

73 A20 CONFIG3 (2) B (I) dn F4 Adress-Bit 20 / ERTEC 200 –

System-Konfig. (event. ext. PU nötig)

74 A21 CONFIG4 (2) B (I) up G4 Adress-Bit 21 / ERTEC 200 –

System-Konfig. (event. ext. PD nötig)

75 A22 CONFIG5 (2) B (I) dn H5 Adress-Bit 22 / ERTEC 200 –

System-Konfig. (event. ext. PU nötig)

76 A23 CONFIG6 (2) B (I) up H4 Adress-Bit 23 / ERTEC 200 –

System-Konfig. (event. ext. PD nötig)

77 D0 B (I) up M2 Daten-Bit 0 78 D1 B (I) up N2 Daten-Bit 1 79 D2 B (I) up P1 Daten-Bit 2 80 D3 B (I) up P2 Daten-Bit 3 81 D4 B (I) up R1 Daten-Bit 4 82 D5 B (I) up T2 Daten-Bit 5 83 D6 B (I) up U1 Daten-Bit 6 84 D7 B (I) up U2 Daten-Bit 7 85 D8 B (I) up V2 Daten-Bit 8 86 D9 B (I) up W1 Daten-Bit 9 87 D10 B (I) up W2 Daten-Bit 10 88 D11 B (I) up Y2 Daten-Bit 11 89 D12 B (I) up AA1 Daten-Bit 12 90 D13 B (I) up AA2 Daten-Bit 13 91 D14 B (I) up AB2 Daten-Bit 14 92 D15 B (I) up AA3 Daten-Bit 15 93 D16 B (I) up K4 Daten-Bit 16 94 D17 B (I) up K5 Daten-Bit 17 95 D18 B (I) up J6 Daten-Bit 18 96 D19 B (I) up K6 Daten-Bit 19 97 D20 B (I) up N5 Daten-Bit 20 98 D21 B (I) up N6 Daten-Bit 21 99 D22 B (I) up P6 Daten-Bit 22

100 D23 B (I) up R5 Daten-Bit 23 101 D24 B (I) up R6 Daten-Bit 24 102 D25 B (I) up P4 Daten-Bit 25 103 D26 B (I) up R4 Daten-Bit 26 104 D27 B (I) up T4 Daten-Bit 27 105 D28 B (I) up U4 Daten-Bit 28 106 D29 B (I) up W4 Daten-Bit 29 107 D30 B (I) up W5 Daten-Bit 30 108 D31 B (I) up W6 Daten-Bit 31

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Nr. Signalname Alternative Reset-Funktion

IO (Reset) Pull- PIN-

Nr. Bemerkung

EMIF (External Memory Interface) 109 WR_N O (O) A4 Write Strobe 110 RD_N O (O) B5 Read Strobe

111 CS_PER0_N O (O) D5 Chip Select Bank 1 (ROM); Bootbereich

112 CS_PER1_N O (O) A5 Chip Select Bank 2 113 CS_PER2_N O (O) A6 Chip Select Bank 3 114 CS_PER3_N O (O) B6 Chip Select Bank 4 115 BE0_DQM0_N O (O) N4 Byte Enable 0 für D(7:0) 116 BE1_DQM1_N O (O) V1 Byte Enable 1 für D(15:8) 117 BE2_DQM2_N O (O) J4 Byte Enable 2 für D(23:16) 118 BE3_DQM3_N O (O) P5 Byte Enable 3 für D(31:24) 119 RDY_PER_N I (I) up D7 Ready Signal 120 CLK_SDRAM B (O) M1 Clock SDRAM 121 CS_SDRAM_N O (O) L1 Chip-Select SDRAM 122 RAS_SDRAM_N O (O) M5 RAS SDRAM 123 CAS_SDRAM_N O (O) L2 CAS SDRAM 124 WE_SDRAM_N O (O) M4 RD/WR SDRAM

LBU, PHY-Debug oder ETM-Trace-Interface

Nr.

Funktion 1 LBU

Config [6,5,2]=xx0b

Funktion 2 PHY-Debug

u. GPIO[44:32]

Config [6,5,2]=011b

Funktion 3 ETM-Trace

u. GPIO[44:32]

Config [6,5,2]=101b

Funktion 4

Reserviert

[6,5,2]=111b

IO (Reset Siehe Config[6,5,2])

Pull-

PIN-Nr. Bemerkung

LBU / MII-Interface/ ETM-Trace-Interface 125 LBU_A0 RXD_P10 ETMEXTOUT I/O/O/I

(ETM : I) up AB3 LBU oder MII oder ETM

126 LBU_A1 RXD_P11 ETMEXTIN1 I/O/I/I (ETM : I) up AA4 LBU oder MII oder ETM

127 LBU_A2 RXD_P12 TRACEPKT7 I/O/O/I (ETM : I) up AA5 LBU oder MII oder ETM

128 LBU_A3 RXD_P13 TRACEPKT6 I/O/O/I (ETM : I) up AB5 LBU oder MII oder ETM

129 LBU_A4 CRS_P1 TRACEPKT5 I/O/O/I (ETM : I) up AA6 LBU oder MII oder ETM

130 LBU_A5 RX_ER_P1 TRACEPKT4 I/O/O/I (ETM : I) up AB6 LBU oder MII oder ETM

131 LBU_A6 RX_DV_P1 TRACEPKT3 I/O/O/I (ETM : I) up AA7 LBU oder MII oder ETM

132 LBU_A7 COL_P1 TRACEPKT2 I/O/O/I (ETM : I) up AB7 LBU oder MII oder ETM

133 LBU_A8 RXD_P20 TRACEPKT1 I/O/O/I (ETM : I) up AA8 LBU oder MII oder ETM

134 LBU_A9 RXD_P21 TRACEPKT0 I/O/O/I (ETM : I) up AB8 LBU oder MII oder ETM

135 LBU_A10 RXD_P22 TRACESYNC I/O/O/I (ETM : I) up AA9 LBU oder MII oder ETM

136 LBU_A11 RXD_P23 PIPESTA2 I/O/O/I (ETM : I) up AA10 LBU oder MII oder ETM

137 LBU_A12 CRS_P2 PIPESTA1 I/O/O/I (ETM : I) up AB10 LBU oder MII oder ETM

138 LBU_A13 RX_ER_P2 PIPESTA0 I/O/O/I (ETM : I) up AA11 LBU oder MII oder ETM

139 LBU_A14 RX_DV_P2 I/O/I/I up AB11 LBU oder MII

140 LBU_A15 COL_P2 I/O/I/I up W11 LBU oder MII

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Nr.

Funktion 1 LBU

Config [6,5,2]=xx0b

Funktion 2 PHY-Debug

u. GPIO[44:32]

Config [6,5,2]=011b

Funktion 3 ETM-Trace

u. GPIO[44:32]

Config [6,5,2]=101b

Funktion 4

Reserviert

[6,5,2]=111b

IO (Reset Siehe Config[6,5,2])

Pull-

PIN-Nr. Bemerkung

LBU / MII-Interface/ ETM-Trace-Interface 141 LBU_A16 GPIO32 GPIO32 I/B/B/B

(GPIO:I) up W9 LBU oder GPIO

142 LBU_A17 GPIO33 GPIO33 I/B/B/B (GPIO:I) up W10 LBU oder GPIO

143 LBU_A18 GPIO34 GPIO34 I/B/B/B (GPIO:I) up V10 LBU oder GPIO

144 LBU_A19 GPIO35 GPIO35 I/B/B/B (GPIO:I) up W12 LBU oder GPIO

145 LBU_A20 GPIO36 GPIO36 I/B/B/B (GPIO:I) up V12 LBU oder GPIO

146 LBU_SEG_0 GPIO37 GPIO37 I/B/B/B (GPIO:I) up V13 LBU oder GPIO

147 LBU_SEG_1 GPIO38 GPIO38 I/B/B/B (GPIO:I) up U13 LBU oder GPIO

148 LBU_WR_N TX_CLK_P1 I/O/I/I up AA12

LBU oder MII LBU-Mode:

CONFIG[5] = 0 Write Control (Low Activ)

CONFIG[5] = 1 RD/WR Control (WR=0/RD=1)

149 LBU_RD_N TX_CLK_P2 I/O/I/I up AB13

LBU oder MII LBU-Mode:

CONFIG[5] = 0 Read Control (Low Activ) CONFIG[5] = 1 -------

150 LBU_CS_R_N GPIO39 GPIO39 I/B/B/B

(GPIO : I) up AB12

LBU oder GPIO LBU-Mode:

CS für Paging-Configurations-

Register

151 LBU_CS_M_N GPIO40 GPIO40 I/B/B/B

(GPIO : I) up U14 LBU oder GPIO

LBU-Mode: CS für ERTEC 200

Resourcen 152 LBU_BE0_N RX_CLK_P1 I/O/I/I up AB14 LBU oder MII 153 LBU_BE1_N RX_CLK_P2 I/O/I/I up AA13 LBU oder MII

154 LBU_D0 TXD_P10 B/O/I/O (LBU : I) up AA14 LBU oder MII

155 LBU_D1 TXD_P11 B/O/I/O (LBU : I) up W15 LBU oder MII

156 LBU_D2 TXD_P12 B/O/I/O (LBU : I) up AB16 LBU oder MII

157 LBU_D3 TXD_P13 B/O/I/O (LBU : I) up AA16 LBU oder MII

158 LBU_D4 TX_EN_P1 B/O/I/O (LBU : I) up AB17 LBU oder MII

159 LBU_D5 TX_ERR_P1 B/O/I/O (LBU : I) up AA17 LBU oder MII

160 LBU_D6 TXD_P20 B/O/I/O (LBU : I) up AB18 LBU oder MII

161 LBU_D7 TXD_P21 B/O/I/O (LBU : I) up AA18 LBU oder MII

162 LBU_D8 TXD_P22 B/O/I/O (LBU : I) up AB19 LBU oder MII

163 LBU_D9 TXD_P23 B/O/I/O (LBU : I) up AA19 LBU oder MII

164 LBU_D10 TX_EN_P2 B/O/I/O (LBU : I) up AA20 LBU oder MII

165 LBU_D11 TX_ERR_P2 B/O/I/O (LBU : I) up AB21 LBU oder MII

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Nr.

Funktion 1 LBU

Config [6,5,2]=xx0b

Funktion 2 PHY-Debug

u. GPIO[44:32]

Config [6,5,2]=011b

Funktion 3 ETM-Trace

u. GPIO[44:32]

Config [6,5,2]=101b

Funktion 4

Reserviert

[6,5,2]=111b

IO (Reset Siehe Config[6,5,2])

Pull-

PIN-Nr. Bemerkung

LBU / MII-Interface/ ETM-Trace-Interface 166 LBU_D12 SMI_MDC B/O/I/O

(LBU : I) up W14 LBU oder MII

167 LBU_D13 SMI_MDIO B/O/I/O (LBU : I) up V15 LBU oder MII

168 LBU_D14 RES_PHY_N B/O/I/O (LBU : I) up V16 LBU oder MII

169 LBU_D15 GPIO41 GPIO41 B/B/B/B(GPIO:I) (LBU : I)

up W16 LBU oder GPIO

170 LBU_RDY_N GPIO42 GPIO42 O/B/B/B(GPIO:I) up W19

LBU oder GPIO LBU-Mode:

LBU_RDY-Signal: Polarität abhängig von

Input CONFIG[6]; Output aktiv während LBU_CS_R/M_N aktiv

ist

171 LBU_IRQ0_N GPIO43 GPIO43 O/B/B/B(GPIO:I) up AA21

LBU oder GPIO LBU-Mode: Low-

Aktiver Interrupt (kein Open Drain)

172 LBU_IRQ1_N GPIO44 GPIO44 O/B/B/B(GPIO:I) up W18

LBU oder GPIO LBU-Mode: Low-

Aktiver Interrupt (kein Open Drain)

Ethernet PHY1 und PHY2

Nr. Signalname IO Pull- PIN-Nr. Bemerkung

PHY1 und PHY2 173 DGND4 I T17 Digital GND Supply 174 DVDD4 I R21 Digital 1,5V Supply 175 DVDD3 I R22 Digital 1,5V Supply 176 DGND3 I R17 Digital GND Supply 177 P2VDDARXTX I N18 Analog Port Tx/Rx 1,5 V Supply 178 P2VSSARX I N17 Analog Port GND Supply 179 P2RxN B P22 Port2 Differential Receive Input 180 P2RxP B P21 Port2 Differential Receive Input 181 P2VSSATX1 I M18 Analog Port GND Supply 182 P2TxN B M21 Port2 Differential Transmit Output 183 P2TxP B M22 Port2 Differential Transmit Output 184 P2VSSATX2 I L19 Analog Port GND Supply

185 P2RDxP I U22 Port2 FX Differential Receive Input

186 P2RDxN I U21 Port2 FX Differential Receive Input

187 P2TDxP O Y21 Port2 FX Differential Transmit Output

188 P2TDxN O W21 Port2 FX Differential Transmit Output

189 P2SDxP I V19 Port2 FX Differential SD Input 190 P2SDxN I U18 Port2 FX Differential SD Input 191 VSSAPLLCB I L18 Analog Central GND Supply 192 VDDACB I H22 Analog Central 3,3V Supply 193 VDDAPLL I K19 Analog Central 1,5V Supply 194 EXTRES B L21 Referenz Resistor 12,4 kOhm 195 ATP B L22 Analog Test Funktion

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Nr. Signalname IO Pull- PIN-Nr. Bemerkung

PHY1 und PHY2 196 P1SDxN I F19 Port1 FX Differential SD Input 197 P1SDxP I G19 Port1 FX Differential SD Input

198 P1TDxN O C22 Port1 FX Differential Transmit Output

199 P1TDxP O C21 Port1 FX Differential Transmit Output

200 P1RDxN I E21 Port1 FX Differential Receive Input

201 P1RDxP I E22 Port1 FX Differential Receive Input

202 P1VSSATX2 I K18 Analog Port GND Supply 203 P1TxP B J22 Port1 Differential Transmit Output 204 P1TxN B J21 Port1 Differential Transmit Output 205 P1VSSATX1 I K17 Analog Port GND Supply 206 P1RxP B G21 Port1 Differential Receive Input 207 P1RxN B G22 Port1 Differential Receive Input 208 P1VSSARX I J17 Analog Port GND Supply 209 P1VDDARXTX I J19 Analog Port Tx/Rx 1,5 V Supply 210 GND33ESD I H18 Analog Test GND Supply 211 VDD33ESD I F22 Analog Test 3,3V Supply 212 DGND2 I G17 Digital GND Supply 213 DVDD2 I H19 Digital 1,5V Supply 214 DVDD1 I G18 Digital 1,5V Supply 215 DGND1 I H21 Digital GND Supply

Stromversorgung

Nr. Spannungs-Signalname IO PIN-Nr. Bemerkung

Stromversorgung 216 PLL_AVDD P E12 PLL Analog 1,5 Volt 217 PLL_AGND P F13 PLL Analog GND

218-238 VDD Core P D6, D9, D12, D18, E5, E13, E18, F6,

F17, L4, R2, T21, U6, U8, U17, V4, V5, V18, W13, W17, AA15

SV CORE1,5 Volt (21 Pins)

239- 253 GND Core P A21, E6, E11, E17, F5, F7, F16, G6, L5, T6, U16, V6, V11, V14, AA22 GND CORE (15 Pins)

254-267 VDD IO P A2, A9, A10, A14, A18, B22, H1, N1, W22, Y1, Y22, AB9, AB15, AB20 SV IO 3,3 Volt (14 Pins)

268-281 GND IO P A8, A12, A20, B1, B21, E10, F8, F15, J1, T1, U5, U7, U15, V17 GND IO (14 Pins)

282-285 VDDQ (PECL) P D21, D22, R19, V21 SV Q PECL 3,3 Volt (4 Pin) 286-288 GND (PECL) P F18, T18, T19 GND PECL (3 Pins)

289-304 NOT USED E19, F21, H17, J18, K21, K22, M19, N19, N21, N22, P17, P18, P19, R18,

T22, V22

Not Used Pins (16 Pins) Zur besseren Wärmeableitung diese Pins mit GND beschalten. Die Pins können aber auch unbeschaltet bleiben.

Tabelle 6: ERTEC 200 Pinbelegung und Signalbeschreibung

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Signalbeschreibung: IO = Signalrichtung aus der Sicht der Anwendung I: Input O: Output B: Bidirektional P: Power Supply Pull- = interner Pull-up/Pull-down Widerstand am Signalpin angeschlossen up: interner Pullup dn: interner Pulldown PU/PD = Applikationsabhängig sind ext. Widerstände notwendig PU: externer Pullup PD: externer Pulldown _N als letzter Buchstabe des Signalnamens bedeutet Signal ist Low-Aktiv Beispiel: INTA_N n. c. bedeutet Pin darf nicht beschaltet werden Note: (1) Die Pins BOOT[3:0] werden während der aktiven RESET-Phase in das System-Konfigurations-Register “BOOT_REG” eingelesen. Nach Reset stehen diese Pins als normale Funktions-Pins zur Verfügung. (2) Die Pins CONFIG [6:1] werden während der aktiven RESET-Phase in das System-Konfigurations-Register “CONFIG_REG” eingelesen. Nach Reset stehen diese Pins als normale Funktions-Pins zur Verfügung. (3) Die Testpins TMC1 und TMC2 im Betrieb auf Masse legen. TEST_N und TACT_N kann offen bleiben. Die GPIOs[31:0] und LBU-Pins können bis zu 4 verschiedene Funktionen beinhalten. Entsprechend der ausgewählten Funktion haben die IO-Funktions-Pins unterschiedlich Beschaltung. Beispiel IO-Funktion: B/O/O/I/ (I) Funktion 0 = Bidirektional, Funktion 1 = Output, Funktion 2 = Output, Funktion 3 = Input, (I) = IO-Funktion während RESET = Input Für LBU, PHY-Debug oder ETM-Trace-Interface ist die IO-Funktion, die mit Config[6,5,2] eingestellt ist, während RESET aktiv. Default ist Funktion 3 (ETM-Trace, GPIO[44:32]) mit internen Pullup- und Pulldown-Widerständen eingestellt. Besonderheit: ETM-Ausgänge sind während Reset als Eingänge geschaltet. Diese werden erst umgeschaltet wenn ein Trace-Interface angeschlossen und parametriert ist. Verschieden LBU- und GPIO-Pins haben bidirektionale Funktionen. Während Reset gelten die in Klammer gesetzten Werte, wenn diese Funktion mit Config[6,5,2] ausgewählt ist. Beispiel: CONFIG[6, 5, 2] = xx0 Funktion 1 LBU-Mode Alle IO-Pins für Funktion1 sind während RESET aktiv z.B. LBU_A0 ist Input Input während Reset LBU_D0 ist Bidirektional Input während Reset Durch Parametrierung der GPIO - Registern GPIO_PORT_MODE_L und GPIO_PORT_MODE_H werden die verschiedenen alternativen GPIO – Funktionen ausgewählt. Die GPIO-Register sind im ERTEC 200 Handbuch Kapitel 4.2.2 beschrieben. Die alternativen Funktionen werden durch Beschaltung der Konfigurations-Pins CONFIG[6:1] ausgewählt.

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.

Signalgruppen Standard und Alternativ

In der folgenden Tabelle sind die Standard- und Alternativ-Signalgruppen mit den entsprechenden Signalnamen und der Pinanzahl aufgelistet.

Gruppe Signalnamen Pins Alternativ Signalnamen Pins

PHY-LED

P1-/P2-DUPLEX_N P1-/P2-SPEED-100LED_N

P1-/P2-LINK-LED_N P1-/P2-RX-LED_N P1-/P2-TX-LED_N

P1-/P2-ACTIVE-LED_N

8

UART TXD , RXD , DCD_N , DSR_N , CTS_N 5

SPI SSPCTLOE, SSPOE, SCLKOUT, SSPRXD, SSPTXD, SFRMOUT,

SFRMIN, SCLKIN 8

GPIO

GPIO 31 : 0

Die GPIO[0], GPIO[1], GPIO[30] und GPIO[31] sind

interruptfähig

(6)

32

Other WDOUT_N, DBGACK, DBGREQ 3

JTAG/ DEBUG

TRST_N, TCK, TDI, TMS, TDO, SRST_N, TAP_SEL 7

CLOCK / RESET

TRACECLK, XENES, CLK_A, CLK_B, F_CLOCK, REF_CLK,

RESET_N 7

TEST TEST_N, TACT_N TMC1, TMC2 4

EMIF

A 23 : 0, D 31 :0, RD_N, WR_N, DTXR, OE_DRIVE_N,

RDY_PER_N, BE0_DQM0_N, BE1_DQM1_N, BE3_DQM2_N, BE3_DQM3_N, CLK_SDRAM, CS_SDRAM_N,

RAS_SDRAM_N, CAS_SDRAM_N,

CS_PER0_N- CS_PER0_N, WE_SDRAMCS_PER0_N

74 BOOT/

CONFIG BOOT 3 : 0 (4) CONFIG 6 : 1 (5)

10

PHY-DEBUG

RXD_P10, RXD_P11, RXD_P12, RXD_P13, RXD_P20, RXD_P21, RXD_P22, RXD_P23, COL_P1,

COL_P2, CRS_P1, CRS_P2, RX_ER_P1, RX_DV_P1,

RX_ER_P2, RX_DV_P2, RX_CLK_P1,

RX_CLK_P2, TXD_P10, TXD_P11, TXD_P12, TXD_P13, TXD_P20, TXD_P21,

TXD_P22, TXD_P23, TX_EN_P1, TX_ERR_P1, TX_EN_P2,

TX_ERR_P2, TX_CLK_P1, TX_CLK_P2,

SMI_MDC, SMI_MDIO, XRES_PHY

35

ETM ETMEXTOUT, ETMEXTIN1,

TRACEPKT 7 : 0 TRACESYNC PIPESTA 2 : 0

14

LBU

LBU_DB 15 : 0, LBU_A 20 : 0, LBU_BE0_N, LBU_BE1_N,

LBU_RDY_N, LBU_WR_N, LBU_RD_N, LBU_SEG0, LBU_SEG1,

LBU_CS_R_N, LBU_CS_M_N, LBU_IRQ0_N, LBU_IRQ1_N

(7)

48

GPIO GPIO 44 : 32 13

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Gruppe Signalnamen Pins Alternativ Signalnamen Pins

PHY 1 PHY 2

P1VSSARX, P1VDDARXTX, P1VSSATX1, P1VSSATX2,

P1RxP, P1RxN, P1TxP, P1TxN, P1_RDxN, P1_RDxP, P1_TDxN, P1_TDxP, P1_SDxN, P1_SDxP

P2VSSARX, P2VDDARXTX, P2VSSATX1, P2VSSATX2,

P2RxP, P2RxN, P2TxP, P2TxN, P2_RDxN, P2_RDxP, P2_TDxN, P1_TDxP, P2_SDxN, P2_SDxP,

DGND1 - 4, DVDD1 - 4, GND33ESD, VDD33ESD, VSSAPLLCB, VDDACB

VDDAPLL, EXTRES, ATP

43

Tabelle 7: Standard- und Alternative-Signalgruppen

Note: (4) Die Boot-Pins 3 : 0 werden nur während dem aktiven HW-Reset RESET_N ins System-Control-Register BOOT_REG geschrieben. Nach Wegnahme des Reset stehen diese Pins als normale Funktions-Pins zur Verfügung. Anhand der Boot-Pins wird die Boot-Quelle ermittelt (siehe Kapitel Boot-ROM). (5) Die Config-Pins 6 : 1 werden nur während dem aktiven HW-Reset RESET_N ins System-Control-Register CONFIG_REG geschrieben. Nach Wegnahme des Reset stehen diese Pins als normale Funktions-Pins zur Verfügung. Mit den Config-Pins können globale Betriebsarten oder verschiedene Testmodi eingestellt werden (siehe Kapitel Betriebsmodus einstellen). Bei Verwendung der beiden Pingruppen sind Pull-Up- und/oder Pull-Down-Widerstände an den entsprechenden Pins notwendig. (6) Durch Parametrierung der GPIO - Registern GPIO_PORT_MODE_L und GPIO_PORT_MODE_H werden die verschiedenen alternativen GPIO – Funktionen ausgewählt. Die GPIO-Register sind im ERTEC 200 Handbuch Kapitel 4.2.2 beschrieben. (7) Die alternativen Funktionen LBU/ MII/ PHY-Debug/ ETM-Trace / werden durch Beschaltung der Konfigurations-Pins CONFIG[6,5,2] im Anwenderdesign ausgewählt.

Spannungsnamen Pins Spannungsnamen Pins

VDD Core 21 GND Core (8) 15

VDDQ (PECL) 4 GND (PECL) (8) 3

VDD IO 14 GND IO (8) 14

Strom- versorgung

AVDD 1 AGND 1

not Used n. c. 16

Tabelle 8: Spannungsversorgung

(8) GND IO, GND Core und GND PECL werden im HW-Design miteinander verbunden. Die fettgedruckten Anzahl Pins aus Tabelle 7 und 8 ergeben in Summe die 304 Pins des ERTEC 200. Die nicht fett gedruckten Pins sind alternative Pins.

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Betriebs-/Grenzwerte und Kenndaten

Maximale Grenzwerte

In der nachfolgenden Tabelle sind die „Maximalen Grenzwerte“ des ERTEC200 angegeben. Der Betrieb außerhalb dieser Grenzwerte kann zu einer dauerhaften Zerstörung des Bausteins führen und ist nicht zugelassen.

Charakteristik Symbol Wert Einheit

Supply Voltage CORE 1,5V VDD CORE -0.5 to +2.0 V

Supply Voltage IO 3,3V VDD IO -0.5 to +4,6 V

Supply Voltage PLL AVDD -0.5 to +2.0 V

Input Voltage (1,5V CMOS) VIN -0.6 to VDDCore + 0,45 V

Input Voltage (3,3V LVTTL) VIN -0.6 to VDDIO + 0,6 V

Input Voltage (5,0V LVTTL) VIN -0.6 to VDDIO + 2,4 V

Storage Temperature TSTG -65 to +150 °C

Junction Temperature TJ -40 to +120 °C

Tabelle 9: Kenndaten für Betriebs- und Grenzwerte

Gehäuse - Thermische Spezifikation

Der ERTEC 200 ist für eine Betriebstemperatur von –40°C bis +85°C ausgelegt. Es gelten folgende thermische Widerstandswerte für das Gehäuse in einer normalen Umgebung:

Luftströmungs – Parameter (m/s) Symbol

0 0.2 1 2 Unit

Θja 30 27 23 21 K/W

Ψjt 0,2 0,3 0,6 0,8 K/W

Ψta 29,8 26,7 22,4 20,2 K/W

ΘjC 5,2 5,2 5,2 5,2 K/W

Tabelle 10: Kenndaten Gehäuse – Thermischer Widerstand

Θja: Thermischer Widerstand junction-to-ambient

Ψjt: Charakteristischer therm. Parameter junction-to-top center of the package surface Ψta: Charakteristischer therm. Parameter top center of the package surface-to-ambient

Die Parameter sind gültig, wenn kein Kühlkörper verwendet wird und mindestens 4-Lagen Mulilayer Boards mit massiven Masse- und Stromversorgungslagen eingesetzt werden. Maximale Gehäuse-Temperatur: Tc = 105 °C ΘjC: Thermischer Widerstand junction-to-case bei Verwendung eines Kühlkörpers

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DC - Betriebswerte

Parameter Symbol Min. Typ. Max. Unit Notes 1,5 V VDD Core 1,35 1,5 1,65 V 3,3 V VDD IO 3,0 3,3 3,6 V Supply Voltage PLL AVDD

AVDD_PCI 1,35 1,5 1,65 V

Ambient Temperatur TA -40 +85 °C Output Voltage

High 3,3 V VOH 2,4 V Output Voltage

Low 3,3 V VOL 0,4 V 3,3 V

LVTTL 2,0 VDD IO Input Voltage High 5 V

komp. IO IOH

2,0 5,5 V

Input Voltage Low IOL 0 0,8 V

Positiv Trigger Voltage Vp 1,2 2,4 V

Negativ Trigger Voltage VN 0,6 1,8 V

Hysteresis Voltage

Schmitt Input

VH 0,3 1,5 V Input Rise Time tRI 0 200 ns Input Fall Time

Normal Input tFI 0 200 ns

Input Rise Time tRI 0 10 ms Input Fall Time

Schmitt Input tFI 0 10 ms 1,5 V IDD Core 400 535 mA Supply Current

100BASE-TX 3,3 V IDD IO 100 175 mA 1,5 V PDD Core 600 800 mW (9) 3,3 V PDD IO 330 570 mW (9)

Power Consumption 100BASE-TX total PDD 930 1370 mW (9)

1,5 V IDD Core 435 mA Supply Current 100BASE-FX 3,3 V IDD IO 85 mA

1,5 V PDD Core 650 mW (9) 3,3 V PDD IO 280 mW (9)

Power Consumption 100BASE-FX total PDD 930 mW (9)

Tabelle 11: Kenndaten DC-Betriebswerte

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(9) Der ERTEC 200 hat beim Einschalten im Power-Down Mode folgende Verlustleistung: • PDD IO = 270 mW • PDD Core = 540 mW

Die oben aufgeführten maximalen Strom- und Leistungswerte können nicht als absolut höchste Werte garantiert werden. Diese Werte sind abhängig von vielen verschiedenen Faktoren wie Arbeitsfrequenz, unterschiedliche Verwendung der internen Funktionsgruppen, Verwendung von externen Interfaces, Gehäusetemperatur und der Stromversorgung. Unterschiedliche Applikationen können zu stark differierenden Ergebnissen führen. Die typischen Werte wurden auf einem Evaluation-Board EB 200 mit folgenden Bedingungen ermittelt:

• VDD Core = 1,5 V, VDD IO = 3,3V, TC = +25 °C • ARM946 CPU-Clock 150 MHz • SDRAM Speichertest aktiv • PHY’s eingestellt auf 100 MBit Tx • Alle Ethernet Ports switchen • LBU- Interface nicht aktiv

Die maximalen Werte wurden ermittelt bei folgenden Betriebsbedingungen:

VDD Core = 1,65 V, VDD IO = 3,6V, TC = +85 °C.

Kenndaten der Ausgangstreiber

Signal-Name kapazitive Last Einheit Fan-Out Notes Min Max

GPIO GPIO[0:7] 25 10 pF 9mA 11

GPIO[8:26,30,31] 41 10 pF 6mA 11

GPIO[27:29] 25 10 pF 24mA 11

GPIO[32:40] 10 10 pF 6mA 10

GPIO[41] 50 10 pF 9mA 10

GPIO[42:44] 30 10 pF 6mA 10

Clock/Debug/JTAC/ETM CLKP_B 25 10 pF 6mA Clock

REF_CLK 25 10 pF 6mA Clock

SRST_N 10 10 pF 6mA Debug-Reset

TRACECLK 10 10 pF 18mA Clock

PIPESTA[0:2] TRACEPKT[0:7]

ETMEXTOUT TRACESYNC

10 10 pF 6mA ETM 10

TD0 30 10 pF 6mA JTAG

EMIF DTXR

XOE_DRIVE XCS_SDRAM

XRAS_SDRAM XCAS_SDRAM XWE_SDRAM

30 10 pF 9mA

XCS_PER[0:3] 30 10 pF 6mA

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A[0:23], D[0:31] XWR, XRD

XBE_DQM[0:3] 50 10 pF 9mA

CLK_SDRAM 30 0 pF 9mA

LBU LBU_D[0:15] 50 10 pF 9mA

LBU_RDY_N, LBU_IRQ0_N LBU_IRQ1_N 30 10 pF 6mA

LBU_A[0:15], LBU_WR_N, LBU_RD_N, LBU_BE0_N, LBU_BE1_N

10 10 pF 6mA

LBU_A[16:20], LBU_CS_R_N, LBU_CS_M_N,

LBU_SEG_0, LBU_SEG_1 25 10 pF 6mA

Ethernet MII Port 1/2

TXD_P10, TXD_P11 TXD_P12, TXD_P13 TXD_P20, TXD_P21 TXD_P22, TXD_P23

TX_EN_P1, TX_EN_P2 TX_ER_P1, TX_ER_P2 SMI_MDIO, XRES_PHY

50 10 pF 9mA 10

RX_CLK_P1, RX_CLK_P2 30 10 pF 6mA 10

PHY 1/2

P1TDXP, P1TDXN P2TDXP, P2TDXN 25 10 pF 12mA

Tabelle 12: Kenndaten Ausgangstreiber

(10) Diese Ausgänge sind alternative LBU-Interface Pins und haben den gleichen Werte wie das entsprechende LBU-Signal. (11) alternative Ausgänge von GPIO[0:31] haben die gleichen Werte.

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Input - Clock Spezifikation

Parameter Symbol Minimum Maximum Einheit Notes

CPU-Clock Prozessor Clock Frequenz PFC 50/100/150 MHz Prozessor Clock Periode PTC 20/10/6,66 ns

Oszillator-Clock Oszillator Clock frequency OSZ_FC 25 25 MHz +/- 50ppm

Oszillator Clock period OSZ_TC 40 ns REF Clock frequency REF_Clk_FC 25 25 MHz +/- 50ppm

REF Clock period REF_Clk_TC 40 ns REF Clock Stability REF_Clk_TCS +/- 0,2 ns

JTAG/TRACE-Clock JTAGClk Frequenz JTAG_FC 10 MHz JTAGClk Periode JTAG_TC 100 ns

PHY-Clock MII Mode PHY_TxClk MII Frequenz PHY_Tx_M_FC 2,5 25 MHz

PHY_TxClk MII Periode PHY_Tx_M_TC 40 400 ns PHY_TxClk MII Input High

Time PHY_Tx_M_TCH 35% of nominal Period

65% of nominal Period ns

PHY_TxClk MII Input Low Time PHY_Tx_M_TCL 35% of nominal

Period 65% of nominal

Period ns

PHY_RxClk MII Frequenz PHY_Rx_M_FC 2,5 25 MHz

PHY_RxClk MII Periode PHY_Rx_M_TC 40 400 ns PHY_RxClk MII Input High

Time PHY_Rx_M_TCH 35% of nominal Period

65% of nominal Period ns

PHY_RxClk MII Input Low Time PHY_Rx_M_TCL 35% of nominal

Period 65% of nominal

Period ns

SDRAM-Clock SDRAM_SysClk Frequenz SDRAM_FC 50 MHz SDRAM_SysClk Periode SDRAM_TC 20 ns SDRAM_SysClk Stability SDRAM_TCS +/- 0,2 ns

SDRAM_SysClk Input High Time SDRAM_TCH 40% of nominal

Period 60% of nominal

Period ns

SDRAM_SysClk Input Low Time SDRAM_TCL 40% of nominal

Period 60% of nominal

Period ns

SPI-Clock SCLKIN SPI Slave Mode

Frequenz SPI_S_FC 0 4.16 MHz

SCLKIN SPI Slave Mode Low Time SPI_S_TCL 120 ns

SCLKIN SPI Slave mode High Time SPI_S_TCH 120 ns

SCLKOUT SPI Master Mode Frequenz SPI_M_FC 769x10-6 25 MHz

SCLKOUT SPI Master Mode Periode SPI_M_TC 40 1.3x106 ns

SCLKOUT SPI Master Mode Low Time SPI_M_TCL 45% of nominal

period 55% of nominal

period ns

SCLKOUT SPI master Mode High Time SPI_M_TCH 45% of nominal

period 55% of nominal

period ns

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Tabelle 13: Kenndaten Input/Clock

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IO - Spezifikation

1. Merkmale des Traceinterface für “Fullrate”- und “Halfrate“ Mode: Im “Halfrate“-Mode ist Tc der Abstand zwischen zwei fallenden Flanken. Im “Fullrate“-Mode ist Tc der Abstand zwischen einer steigenden und fallenden Flanke.

2. Sonstige GPIO Signale: DBGACK, WD_WDOUT_N, IRT_TRIG_TRACE_UNIT 3. Sonstige ETM-Trace Signale: ETMEXTOUT, ETMEXTIN1 4. Referenz ist fallende Flanke von TCK 5. Die Zugriff des Host erfolgen asynchron zum AHB-Clock des ERTEC200. Deshalb werden sie

auf den AHB-Clock einsynchronisiert

Input (ns) Output (ns) Output Current(mA)

Signal Setup Time

TIS min

Hold Time

TIH min

Hold Time

TOH min

Valid Delay TOV min

I/O H min

I/O L min

Clock Alternativ Notes

GPIO GPIO[7:0] 9 9 async PHY-LED GPIO[26:8] 6 6 async SPI,UART 2 GPIO[29:27] 24 24 async GPIO[31:30] 6 6 async DBGREQ

GPIO (LBU alternative Funktion 2 – 4) GPIO[44:32] 6 6 async

EMIF D[31 :0] 10 0 2 12,5 9 9 ClkSDRAM A[23 :0] na na 2 11 9 9 ClkSDRAM

BE_DQM_N[3 :0] na na 2 11 9 9 ClkSDRAM CAS_SDRAM_N na na 2 11 9 9 ClkSDRAM RAS_SDRAM_N na na 2 11 9 9 ClkSDRAM WE_SDRAM_N na na 2 11 9 9 ClkSDRAM CS_SDRAM_N na na 2 11 9 9 ClkSDRAM RDY_PER_N na na na na 9 9 async

WR_N na na 2 11 9 9 ClkSDRAM RD_N na na 2 11 9 9 ClkSDRAM

DTR_N na na dc dc 9 9 async OE_DRIVER_N na na na na 9 9 async CS_PER_N[3:0] na na na na 6 6 async

LBU LBU_D[15 :0] 10,4 0,5 1 9,2 9 9 async 5 LBU_A[20 :0] 10,4 0,5 1 9,2 6 6 async 3,5 LBU_RDY_N 10,4 0,5 1 9,2 6 6 async 5 LBU_IRQ0_N, LBU_IRQ1_N 10,4 0,5 1 9,2 6 6 async 5

LBU_SEG[1:0] 10,4 0,5 1 9,2 6 6 async 5 LBU_CS_M_N, LBU_CS_R_N 10,4 0,5 1 9,2 6 6 async 5

LBU_WR_N, LBU_RD_N 10,4 0,5 1 9,2 6 6 async 5

LBU_BE0_N, LBU_BE1_N 10,4 0,5 1 9,2 6 6 async 5

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Input (ns) Output (ns) Output Current(mA)

Signal Setup Time

TIS min

Hold Time

TIH min

Hold Time

TOH min

Valid Delay TOV min

I/O H min

I/O L min

Clock Alternativ Notes

Ethernetinterface 2 Port MII – Funktion (LBU alternative Funktion 4) RXD[3..0] 4 1 na na 6 6 RX_CLK

RX_DV 4 1 na na 6 6 RX_CLK RX_ER 4 1 na na 6 6 RX_CLK

COL na na na na 6 6 async CRS na na na na 6 6 async

TXD[3 :0] na na 2 14 6 6 TX_CLK TX_EN na na 2 14 6 6 TX_CLK TX_ER na na 2 14 6 6 TX_CLK

Ethernetinterface SMI (LBU alternative Funktion 4) MDC na na na na 6 6 async 400ns

Periode MDIO 300 0 10 30 6 6 MDC

RES_PHY_N na na 10 10 6 6 MDC Traceinterface (LBU alternative Funktion 3)

TRACESYNC na na 2 Tc-3 9 9 TraceClk 1 PIPESTA[2:0] na na 2 Tc-3 9 9 TraceClk 1

TRACEPKT[7:0] na na 2 Tc-3 9 9 TraceClk 1 JTAG

TDI 8 0 na na TCK 4 TMS 8 0 na na TCK 4 TRST na na na na async TDO na na 2 10 6 6 TCK 4

Tabelle 14: IO Spezifikation

na = not available dc = don’t care

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LBU-Timing

LBU Read zum ERTEC200 mit separater Read-/Writeleitung (Ready low aktiv)

LBU_CS_R_N/ LBU_CS_M_N

LBU_RD_N

LBU_A(20:0)A/ LBU_SEG(1:0)/ LBU_BE(1:0)_N

LBU_RDY_N

LBU_D(15:0)

t CSRS

tARS

t RRE

t RDE tRTDt RDH

t RAH

t RCSH

tRAP

t RR

Abbildung 3: LBU-Read-Sequenz bei separater RD-/WR-Leitung

Parameter Description Min Max

tCSRS chip select asserted to read pulse asserted delay 0 ns

tARS address valid to read pulse asserted setup time 0 ns

tRRE read pulse asserted to ready enabled delay 5 ns 12 ns

tRDE read pulse asserted to data enable delay 5 ns 12 ns

tRAP ready active pulse width 17 ns 23 ns

tRTD ready asserted to data valid delay 5 ns

tRCSH read pulse deasserted to chip select deasserted delay 0 ns

tRAH address valid to read pulse deasserted hold time 0 ns

tRDH data valid/enabled to read pulse deasserted hold time 0 ns 12 ns

tRR read recovery time 25 ns

Tabelle 15: Timing für LBU-Lesezugriffe mit separater Read-/Writeleitung

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LBU Write zum ERTEC200 mit separater Read-/Writeleitung (Ready low aktiv)

LBU_CS_R_N/ LBU_CD_M_N

LBU_WR_N

LBU_A(20:0)/ LBU_SEG(1:0) LBU_BE(1:0)_N

LBU_RDY_N

LBU_D(15:0)

t CSWS

tAWS

t WRE

t WDV t WDH

t WAH

t WCSH

tRTW

tRAP

t WR

Abbildung 4: LBU-Write-Sequenz bei separater RD-/WR-Leitung Parameter Description Min Max

tCSWS chip select asserted to write pulse asserted delay 0 ns tAWS address valid to write pulse asserted setup time 0 ns tWRE write pulse asserted to ready enabled delay 5 ns 12 ns tWDV write pulse asserted to data valid delay 40 ns tRAP ready active pulse width 17 ns 23 ns

tWCSH write pulse deasserted to chip select deasserted delay 0 ns tWAH address valid to write pulse deasserted hold time 0 ns tRTW ready asserted to write pulse deasserted delay 0 ns tWDH data valid/enabled to read pulse deasserted hold time 0 ns tWR write recovery time 25 ns

Tabelle 16: Timing für LBU-Schreibzugriffe mit separater Read-/Writeleitung

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LBU Read zum ERTEC200 mit gemeinsamer Read-/Writeleitung (Ready low aktiv)

LBU_CS_R_N/ LBU_CS_M_N

LBU_WR_N

LBU_A(20:0)/ LBU_SEG(1:0)/ LBU_BE(1:0)_N

LBU_RDY_N

LBU_D(15:0)

t WCS

tACS

t CRE

t CDE tRTDt CDH

tCAH

t CWH

tRAP

t RR

Abbildung 5: LBU-Read-Sequenz bei gemeinsamer RD-/WR-Leitung Parameter Description Min Max

tWCS write signal deasserted to chip select asserted setup time 2 ns tACS address valid to chip select asserted setup time 0 ns tCRE chip select asserted to ready enabled delay 5 ns 12 ns tCDE chip select asserted to data enable delay 5 ns 12 ns tRAP ready active pulse width 17 ns 23 ns tRTD ready asserted to data valid delay 5 ns tCWH write signal inactive to chip select deasserted hold time 0 ns tRAH address valid to chip select deasserted hold time 0 ns tRDH data valid/enabled to chip select deasserted hold time 0 ns 12 ns tRR read recovery time 25 ns

Tabelle 17: Timing für LBU-Lesezugriffe mit gemeinsamer Read-/Writeleitung

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LBU Write zum ERTEC200 mit gemeinsamer Read-/Writeleitung (Ready low aktiv)

LBU_CS_R_N/ LBU_CS_M_N

LBU_WR_N

LBU_A(20:0)/ LBU_SEG(1:0)/ LBU_BE(1:0)_N

LBU_RDY_N

LBU_D(15:0)

tWCS

tACS

t CRE

t CDV tCDH

t CAH

t CWH

tRTC

tRAP

t WR

Abbildung 6: LBU-Write-Sequenz bei gemeinsamer RD-/WR-Leitung Parameter Description Min Max

tWCS write signal asserted to chip select setup time 2 ns1 tACS address valid to chip select asserted setup time 0 ns tCRE chip select asserted to ready enabled delay 5 ns 12 ns tCDV chip select asserted to data valid delay 40 ns tRAP ready active pulse width 17 ns 23 ns tCWH write signal deasserted to chip select deasserted hold time 0 ns tCAH address valid to chip select deasserted hold time 0 ns tRTC ready asserted to chip select deasserted delay 0 ns tCDH data valid/enabled to chip select deasserted hold time 0 ns tWR write recovery time 25 ns

Tabelle 18: Timing für LBU-Schreibzugriffe mit gemeinsamer Read-/Writeleitung

1 Die Setup-Zeit des Schreib-Signals muss eingehalten werden, sonst treibt die LBU den ERTEC 200 Datenbus. Die LBU besitzt getrennte Chip-Select-Leitungen für die Page Register (LBU_CS_R_N) und den Zugriff auf den AHB-Bus (LBU_CS_M_N). Die beiden Chip Selects dürfen nicht gleichzeitig aktiv werden und auch nicht während eines LBU-Zugriffs gewechselt werden.

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SPI-Timing

Bemerkung: 1. Die unterschiedlichen Taktfrequenzen für SPI Slave und SPI Master

sind in Tabelle 13 ersichtlich. 2. Die Timing-Diagramme zeigen das TI-Format. Andere Übertragungs-

formate können eingestellt werden, jedoch ändern sich die AC-Timings (setup/hold times, delays) nicht.

3. Nicht jedes externe SPI-Device, welches mit dem ERTEC 200 verbunden ist, braucht all verfügbaren SPI-Signale.

SPI - Schnittstelle im Slave Mode

Parameter Symbol MIN. MAX. Einheit

SPI1_SSPRXD setup time tSSPRXDS 20 - ns

SPI1_SSPRXD hold time tSSPRXDH 60 - ns

SPI1_SFRMIN setup time tSFRMINS 40 - ns

SPI1_SFRMIN hold time tSSPRMINH 20 - ns

SPI1_SSPTXD delay tSSPTXDD - 40 ns

SPI1_SSPOE delay tSSPOED - 40 ns

Tabelle 19: SPI Timing (Slave Mode)

Abbildung 7: SPI Timing im Slave Mode (TI-Format Beispiel)

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SPI - Schnittstelle im Master Mode

Parameter Symbol MIN. MAX. Einheit

SPI1_SSPRXD setup time tSSPRXDS 14 - ns

SPI1_SSPRXD hold time tSSPRXDH 0 - ns

SPI1_SFRMOUT delay tSFRMOUTD -0.3 0.3 ns

SPI1_SSPTXD delay tSSPTXDD -0.6 0.1 ns

SPI1_SSPOE delay tSSPOED -0.6 0.1 ns

SPI1_SSPCTLOE delay tSSPCTLOED -0.7 0 ns

Tabelle 20: SPI Timing (Master Mode)

Abbildung 8: SPI Timing im Master Mode (TI-Format Beispiel)

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Timing

Powerup-Sequenz

VDD

RESET_N

CLKP_A

min. 35us

Unstable min. 2usclock_res_timing.vsd

Abbildung 9: Reset-Timing

Reset

25 MHz

RESET_N

CLK_50

RES_ERTEC/RES_CNTRL

CLK_100/CLK_ARM

~16392 TCLKP_A ~16 TCLK_50

Reset_powerup.ppt

Abbildung 10: Reset-Timing-Diagramm


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