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12.03.2019

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Achtung! Nur ausgewählte Folien

Zu der Vorlesungsreihe:

Programmierbare Logikbausteine

Studiengänge: Ingenieurinformatiker,

Elektrotechnik und Informationstechnik

12.03.2019 Seite 1 Dipl. Ing. Th. Rommel PLD


Dipl.-Ing. Thomas RommelFakultät Elektrotechnik und InformationstechnikFachgebiet Elektronische Schaltungen und Systeme

Helmholtzbau Zimmer H 3521Telefon: 69 1170

Praktikumsraum: H1555


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Praktikumsanleitungen und Vorlesungsscript

• Fakultät Elektrotechnik und Informationstechnik– Institute und Fachgebiete

• Fachgebiet Elektronische Schaltungen und Systeme– Lehre und Studium

» Vorlesungsübersicht» Programmierbare Logikbausteine


http://www.tu-ilmenau.de/mne-ess/studium-und-lehre/pld/

(Teil A)Entwurf eines PLD an Hand von konkreten

Aufgaben

1. Aufgabenstellung

2. Die Entwurfssoftware Quartus II von Altera

3. Einführung in die Hardwarebeschreibungssprache VHDL (optional)


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1. Aufgabenstellung Praktikum I (Licon)

• automatische Lichtsteuerung, abhängig, ob sich jemand im Raum aufhält oder nicht!

• Anzeige der Anzahl der im Raum befindlichen Leute über 7-Segment-Display (max. 9 Leute)

• zusätzliches Warnsignal, das anzeigt, dass sich mehr als 4 Leute im Raum befinden.


AufgabenstellungPraktikum II

Implementation eines Videospieles (Moorhuhn) in abgerüsteter Version in einen Cyclone III -Baustein Freie Wahl der Entwursmethoden:

Schematic, VHDL, AHDL, Verilog, State Machine Editor, LPM (Library of Parameterized Modules)


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Quartus II Web Edition

• Search• Download Center• Software Selector: Quartus Version 13.1• Web Edition• Downloaden entweder als Combined Files oder Individual Files• Create Account• Anweisungen folgen


http://www.altera.com

Altera Megafunctions(XILINX Core Generator)

• Standardisierte, parametrisierbare, getestete Blöcke• Verkürzung der Entwurfszeit durch Einsatz von Megafunctions• In allen Entwurfsmethoden verfügbar einschließlich in HDL• Optimierte Designs für diesen Block• Steigerung der Produktivität • Reduzierung Time-to-market• Quellen für Megafunctions:

– AMPP (Altera Megafunctions Partner Program)– MegaCore Functions (Max-Plus II migration products)– Reference Designs (IP)– MegaWizard Plug-Ins


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Megafunctions Design Flow


Anforderung eines OpenCore bei Altera

Instantiierung der Funktion im Design

Simulation des Designs

Funktioniert die Lösung im Design?

Lizensierung der FunktionKonfigurieren des PLD

Kein Risiko

(Wenn überhaupt notwendig)

(Nicht notwendig bei MegaWizard Plug-In)

Nein

Ja

Megafunctions (Auszug)


IP Core Name Funktion

LPM_ADD_SUB IP Core Adder/Substractor

LPM_COMPARE IP Core Comperator

LPM_COUNTER IP Core Counter

LPM_MULT IP Core Multiplier

LPM_DIVIDE IP Core Divider

ALTECC ECC Encoder/Decoder

ALTMULT_COMPLEX IP Core Complex Multipier

ALTPLL PLL

LPM_CONSTANT Constant Declaration

LPM_MUX Multiplexer

ALTCLKCTR Clock Control Block

LPM_ROM ROM Block

LPM_FIFO Fifo Block

ca. 300 Megafunctions + IP‘s

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MegaFunction in VHDL nutzen (Beispiel lpm_counter)• VHDL Component Declaration:COMPONENT lpm_counter

GENERIC (LPM_WIDTH: POSITIVE; LPM_MODULUS: NATURAL := 0; LPM_DIRECTION: STRING := "UNUSED"; LPM_AVALUE: STRING := "UNUSED"; LPM_SVALUE: STRING := "UNUSED"; LPM_PVALUE: STRING := "UNUSED"; LPM_TYPE: STRING := "LPM_COUNTER"; LPM_HINT : STRING := "UNUSED");

PORT (data: IN STD_LOGIC_VECTOR(LPM_WIDTH-1 DOWNTO 0) := (OTHERS => '0'); clock: IN STD_LOGIC; clk_en, cnt_en, updown: IN STD_LOGIC := '1'; sload, sset, sclr, aload, aset, aclr, cin: IN STD_LOGIC := '0'; cout: OUT STD_LOGIC; --eq: OUT STD_LOGIC_VECTOR (15 DOWNTO 0); q: OUT STD_LOGIC_VECTOR(LPM_WIDTH-1 DOWNTO 0));

END COMPONENT;

• VHDL LIBRARY-USE DeclarationLIBRARY lpm; USE lpm.lpm_components.all;



Teil BÜbersicht über verschiedene PLD-Architekturen


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Übersicht• Einführung: Möglichkeiten vom Markt• Entwurfsstile im Vergleich• Programmierbare Logikbausteine (PLD)

– Programmiertechnologien– Verbindungsarchitekturen– Speicher in komplexen PLD– Verschiedene Bausteinarchitekturen

• PLD geringer Dichte• Complex Programmable Logic Devices• Field Programmable Gate Array FPGA

– Modell– Moderne FPGA-Strukturen– Aufbau und Ressourcen– Methoden und Werkzeuge für FPGA basierende Designs

• Embedded Processor Solutions• Analoge PLD


Hardware oder Software?Computing in Space vs. Computing in Time

Räumliche Sequentialisierung• Datenflussorientierung• Parallelisierung (Addition und Subtraktion)• Pipelining (Add/Sub und Mul)


Algorithmus

X = A + BY = C – DZ = X * Y

strukturierbare Hardware

2 Zyklen

A

B

C

D -

+

*Z

Y

X

Mikroprozessor

load Aload B

addstore Xload Cload D

substore Yload Xload Y

mulstore Z

12 Zyklen

Zeitliche Sequentialisierung• Kontrollflussorientierung• Pipelining bei modernen

Mikroprozessoren (DSP) auch möglich

FPGA

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Performance vs Flexibility


ASICsFPGAs

µCsDSPs

Multicore

GPGPUs

Flexibility

Perfo

rman

ce

Quelle: J.J. R. Andina

Merkmale von ASIC, FPGA, µC, Multicore and GPGPU


ASIC

FPGA

Flexibility

Design cost

Unitary costPerformance

Powerefficiency

µCMulticore GPGPU

Quelle: FPGAs, J. J. R. Andina

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Hardware oder Software?Computing in Space vs. Computing in Time


Hardware Software

Skalierbarkeit + -

Hardwareaufwand -- ++

Echtzeitfähigkeit +++ --

Verlustleistungsaufnahme + -

Flexibilität -- ++

Entwurfsprozess -- +

Kosten -- +++

Hardware FPGA Software

Skalierbarkeit + + -

Hardwareaufwand -- - ++

Echtzeitfähigkeit +++ +++ --

Verlustleistungsaufnahme ++ + -

Flexibilität -- ++ ++

Entwurfsprozess -- + +

Kosten -- - +++

Zielkonflikte beim Entwurfmagische Dreieck beim Entwurf integrierter Digitalschaltungen


Geschwindig-keit

Verlustleistungs-aufnahme

Flächen-aufwand

synchrone Schaltung benötigt bestimmte Anzahl von Taktzyklen

zur Realisierung einer Schaltung wird bestimmte Fläche auf Silizium benötigt

Verlustleistungsaufnahme in herkömmlicher CMOS-Realisierung ist proportional zu Anzahl der Gatter und Schalthäufigkeit

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Lösungsraum mit bester Lösung


Ver

lust

leis

tung

Datenrate

Lösungsraum

Integrated Circuits (IC) Übersicht


Integrated Circuits

Standard-baustein

ASIC

Micro-Controller

A/D-Wandler

Speicher …

Semi-Custom

Custom

PLDGate-Array

Cell-Array

Full-Custom

FPGAsimplePLDCPLD

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CMOS-Technologie(Complimentary Metal Oxide Semiconductor)

• häufigst verwendete Technologie in ASIC und PLD

• Vorteil: Gate ist isoliert gegenüber Substrat

→ hoher Eingangswiderstand→ geringer Eingangsstrom→ geringer Stromverbrauch


CMOS-Technologie

einfache Darstellung eines Feldeffekttransistors (N-Channel MOSFET)


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CMOS-Technologie(N-Channel MOSFET)

Spannung Gate/Source ≤ 0V: Schalter offen (kein Strom)


Quelle:http://www.digitaltechnik.org

CMOS-Technologie(N-Channel MOSFET)

Spannung Gate/Source > 0V: Schalter geschlossen

(pos. Drain/Source Strom)


Quelle:http://www.digitaltechnik.org

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Entwurfsstile


PLD

vollständig vorentworfen

vollständig vorgefertigt

Design beim Anwender

Zuweisung von Funktionselementen auf Zielarchitektur

evtl. Place & Route

Implementation beim Anwender

Fertigstellung beimAnwender

Gate-Array

Master und Macrosvorentworfen

Master vorgefertigt

Design beimAnwender

Abbildung auf Bibliothek des Zielsystems

Place & Route

Implementation bei Anwender und

Hersteller

Fertigstellung beimHersteller

Cell-Array

vorentworfene Zellen

keine Vorfertigung -durchgängiger Prozess

mit allen Masken

Design beim Anwender

Abbildung auf Bibliothek des Zielsystems

Place & Route

Implementation bei Anwender und

Hersteller


F llFullCustom

kein Vorentwurf

keine Vorfertigung -durchgängiger Prozess

mit allen Masken

Design beim Anwender und

Hersteller

Entwurf aller geometrischen

Strukturen

Place & Route

Implementation beim Hersteller


Full Custom

• Layout aller geometrischen Strukturen• optimierte Entwürfe (Geschwindigkeit,

Fläche, Verlustleistung usw.)• sehr lange Entwurfsdauer (Effizienz)• Ausnutzung von Regularitäten• viel Erfahrung notwendig• Teamarbeit nötig, (Interfacebeschreibung

problematisch)


Quelle: A.Mäder

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Cell-Array (Standardzelle)


• vorgefertigte Zellen aus Bibliothek• Layout der Standardzellen in Full-Custom Qualität• flexibler Entwurf• meist in Verbindung mit

Quelle: A.Mäder

Makrozellgeneratoren

Makrozellgenerator Zellen wie Speicher, ALUs oder Datenpfade werden über

Generatoren erzeugt Makrozellen in Full-Custom Qualtität

Chipgröße, variabelZellenanzahl variabelZellenhöhe festZellengröße variabelAnschlusslage variabelLeiterbahnkanäle variabel

Cell-Array (Standardzelle)


Quelle: A.Mäder

Aufbau eines NAND-Gatters (CMOS-Technologie) und…….

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Gate-Array (Sea of Gate)


Quelle: A.Mäder

• vorgefertigte Transistoren• Layout durch Verbindungsstruktur (Verdrahtung, Kontakte)• Intra-Zell Verdrahtung aus Zellbibliotheken• vorgegebener Master: Komplexität eingeschränkt, keine optimale

Auslastung• schnelle Verfügbar-

keit

Gate-Array (Sea of Gate)


Quelle: A.Mäder

freie Zelle

belegte Zelle (4-input NOR)

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Entwurfsstile


Standard-baustein Full-Custom Semi-

Custom PLD

Preis pro Gatter gering gering mittel hoch

Performance mittel hoch mittel gering

Prozesschritte voll voll 4 – 10 0

Silizium Ausnutzung sehr gut sehr gut gut gering

time-to-market sofort Monate Wochen sofort

NRE-Kosten - sehr hoch hoch gering

Entwurfsänderungen - sehr aufwendig aufwendig einfach

Lieferanten viele einer zumeist einer viele

Entwurfsstile


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verzögerte Markteinführung


rechtzeitigerEintritt

Ein

nahm

en (

€)

Marktwachstum Markteinbruch

Zeit

verspätet

rechtzeitig

Maximaleinnahmen

Maximaleinnahmenbei verspätetem Eintritt

verspäteterEintritt

V LH L

Quelle: Vahid, Embedded System Design

Programmierbare Logikbausteine (PLD)Allgemeines

• niedrige bis hohe Komplexität (100 ... 5 Mio. Gatter)• Vielfalt enthaltener Baugruppen

– SRAM Blöcke (64 Mb), – Bereitstellung aufwendiger Taktaufbereitung (PLL, Clock-Network)– spezielle Blöcke für arithmetische Funktionen zur digitalen Signalverarbeitung,– Ankopplung weiterer leistungsfähiger Systemelemente an die I/O-Schnittstellen des PLD

(gängigen Protokolle für Speicheranbindung, Kommunikationsprotokolle bis in GHz-Bereich)

• sehr kurze Entwicklungs- und Fertigungszeiten (Stunden bis Wochen)• Änderungen sehr leicht möglich • Keine NRE-Kosten - wirtschaftliche Stückzahl: 1000 pro Jahr (!)• Schnellere Datenverarbeitung als bei Mikrocontrollern (aber auch teurer)• bausteinseitig vollständig getestet (bei RAM basierten Bausteinen)


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PLD - History


Geschäftsbereiche


Xilinx

Intel (Altera)

Lattice

Microsemi(Actel)

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„Low-Cost“ - Produkte

z.B. Altera: „Cyclone“XILINX: „Spartan“

Günstige Kostenstruktur durch:

• Zellstruktur höherer Dichte• Produktportfolio auf wenige Typen beschränkt -> hohe Stückzahlen• Nur günstige Gehäusetypen• Spezielle I/O-Architekturen um Chipfläche zu sparen• Kurze Verfügbarkeitszeiten• Kleinstmögliche Technologie (65 nm), (28 nm)

(1 Mio. Gatter für unter 6 $)


Modernste Prozesstechnik

Ein Technologieschritt:• 30-50% weniger Power• 55% weniger Platz• 10-50% Geschwindigkeitserhöhung• 50% Kosteneinsparungen• Verdoppelungen der Performance

Aber auch:• Höhere Wärmeproblematik• Höhere Leckstromproblematik• Geringer Signal-Rausch-Abstand usw.


28nm

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Tri-Gate


Inhalte von FPGA


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Entwurfsablauf (z.B. FPGA)


Design Entry

Functional Simulation

Synthesizingand Optimizing

Place & Routment

Generating Bitstream

Download toDevice

Constraits

Timing (Pre-Layout) Simulation

Timing (Post-Layout) Simulation

HDL

Schematic

State Machine

Macrogenerator

IP

…

Synthese

• Unter der Synthese beim Entwurf digitaler Systeme versteht man die Erzeugung einer hardwarenäheren Beschreibung aus einer abstrakten Beschreibung

• Synthese kann auf verschiedenen Ebenen erfolgen:

• Die algorithmische Synthese übersetzt eine verhaltensbasierte Beschreibung in die RTL-Ebene

• Die Logiksynthese überführt ein RTL-Modell in eine gatterbasierte Beschreibung

• Die Layoutsynthese überführt eine Gatternetzliste in ein Layout für die Zielarchitektur


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Synthese (Entwurfsschritte)• Funktionelle Simulation• Technologieabbildung

• Wahl einer Zielarchitektur (FPGA, CPLD)• RTL-Beschreibung unter Einbeziehung von Bibliothekselementen• Beschr. auf Logikebene unter Verw. der Grundbausteine Zielarchitektur• Ausgabe einer Netzliste

• Place & Route• Konkreter Zielbaustein muss vorliegen• Auswahl und Platzierung der Primitivzellen im Zielbaustein• Realisierung der Verdrahtung (intern und zu den E/A-Pins)• Extraktion von realen Zeitparametern aus Geometrie• Zeitliche Simulation des Entwurfs nach der Synthese

• Hardware-Test


Steuerung der Synthese

• Optimierung bzgl. Geschwindigkeit zweistufige Logik, möglichst viele parallele Berechnungen,um kurze Laufzeiten zu erreichen

• Optimierung bzgl. Fläche mehrstufige Logik mit möglichst vielen gemeinsamen Subtermen

• Optimierung bzgl. Verlustleistung (optional)

• Weitere Randbedingungen der Synthese werden über bestimmteEingabeparameter gesteuert, die als Constraints bezeichnetwerden


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Place & Route

• Layoutsynthese• Abbildung der Schaltung auf den konkreten Zielbaustein• (d.h. es muss festgelegt werden, welche CLBs eines vorgegebenen Chips nun zur Realisierung

benutzt werden und wie die Verdrahtung zu realisieren ist)

• Es erfolgt zunächst eine Platzierung: beginnend z.B. in der linken oberen Ecke werden den Elementen aus der

Netzliste die nächsten freien CLBs zugeordnet und eng gekoppelte Elementesollten auch auf benachbarte CLBs platziert werden

evtl. angegebene Constraints bzgl. Geometrie werden berücksichtigt

• Anschließend Routing: die benötigten Verbindungen aus der Netzliste werden auf die nächsten

freie Kanäle abgebildet (Verbindungen sollen hierbei möglichst kurz sein und mit möglichst wenigen Segmenten auskommen)


Synthese und Implementation


process (clk, reset)beginif reset = ‘1‘ then counter <= 0;elseif clk‘event and clk=‘1‘ then

if counter = MaxVal thencounter <= 0;

elsecounter <= counter +1;

end if;end if;end process;

(a) HDL code

Adder

Reg =?clk

1

MaxVal

(b) abstract model

Tclk

Tclk

1

(c) after Boolean optimization

LUT0

FF0

LUT1

FF0

clk

(d) mapped intor target technology

LB0,0

LB0,1

LB1,0

LB1,1

Switchbox

(e) placed design

LB0,0

LB0,1

LB1,0

LB1,1

Switchbox

(f) placed and routed design

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Sicherung hoher Entwurfsqualität

Zehner-Regel: Kosten der Fehlerbeseitigung


Systematisierungs- und Auswahlkriterien

• Anzahl der Funktionselemente (CLB, LE, PFU usw.)

• Größe der Funktionselemente

• Art und Anzahl der Verbindungsleitungen

• Realisierung der Kombinatorik (Aufbau der Logikblöcke)

• Programmiertechnologie


Granularität(Körnung)

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Granularität (Beispiel)

Feine Granularität


Grobe Granularität

Programmable Function Unit (PFU) der OR2C-Familie (Lucent Technologies)

Systematisierung der PLD


ein klassisches FE

Kombinatorik +FF

keine

PAL, PLA(UND/ODER)

Fused LinkEPROM

Globale Architektur

Wenige FE

Breite Kombinatorik +FF

Vorwiegend global

PAL, PLA, MUX

EEPROM, Flash

viele FE

Schmale Kombinatorik +FF

Vorwiegend lokal

LUT, MUX

SRAM, FlashAntifuse

Aufbau Funktionselement

Verbindung zwischen den FE

Realisierung der Kombinatorik

Realisierung der Kombinatorik

simpl

e PLD

CPLD

FPG

A

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Schwierigkeiten beim Entwurf von PLD

• steigende Integrationsdichte

• kürzere Lebensdauer der Produkte

• alle FPGA-Strukturen sind unterschiedlich


Schaltungskomplexität muss beherrscht werden

kurze Entwicklungszeiten

neue Einarbeitungszeit

Entwurf möglichst unabhängig von Architektur

Programmiertechnologie


Programmtechnologien

Reversibel Irreversibel

Speicherzelle Antifuse Fused Link

SRAM EPROM/ Flash

PLICE Via Link Micro Fuseflüchtig nicht flüchtig

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Übersicht Hersteller/Programmiertechnologie


Technologie Hersteller Baustein-familie Architektur

Antifuse ActelQuicklogic

AxcelatorpASIC

FPGAFPGA

SRAM

AlteraAlteraAtmelXilinx

StratixFLEX

AT40KVirtex

FPGAFPGA/CPLD

FPGAFPGA

EEPROMAlteraLatticeXilinx

MAXGodfather

Coolrunner

CPLDCPLDCPLD

FLASH ActelXilinx

ProAsicXC9500

FPGACPLD

Fused-Links Atmel PAL SPLD

Programmiertechnologie - Fused Link


Word Line

Data Bit Line

PullupResistor

ProgrammedConnection

Transistor

Durchbrennphasen in der UND/ODER-MatrizenSchaltbild

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Fused Link


Einmal programmierbareDioden basierte PROM-Zelle

Einmal programmierbareTransistor basierte PROM-Zelle

Programmiertechnologie - Antifuse

• durch Anlegen einer Programmierspannung wird die isolierende Schicht zwischen den beiden Anschlüssen durchgeschmolzen

es entsteht eine niederohmige, dauerhafte Verbindung

• Anwendung: vorwiegend in FPGA


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Via Link – AntifuseAmorphe Silizium Antifuse (QuickLogic)

• sehr geringer Platzbedarf

• niedriger elektrischer Widerstand

• kleine Kapazitäten


SiO2

Metall

Metall amorphesSilizium

Verbindung

Programmiertechnologie - SRAM


5 Transistor-SRAM-Zelle von XILINX

Zwei kreuzweise gekoppelte Inverter A und B als Speicherelement

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SRAM-Zellen(Programmierelemente mit Speicherzelle)


S

SSSSSSSSS

S

= Speicherzelle

DurchgangsgatterPass Transistor

Multiplexer Lookup Table(LUT)

SRAM-Programmiertechnologie


Vorteile Nachteile

kein Programmiergerät erforderlichschlechter bzw. umständlicher

Kopierschutz

jede beliebige Funktion ausEingangssignalen realisierbar

Konfigurationsspeicher erforderlich

Rekonfigurierung, ISPsorgfältige Planung nach Neustarts

notwendig

schnelle Entwurfsänderungen möglich

empfindlich gegen radioaktive Strahlung -> SEU

Technologie preiswert

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Verschlüsselung des Datenstroms bei SRAM-basierenden Bausteinen


Kleiner nicht flüchtiger Speicher

Programmiertechnologie – EPROM(Aufbau einer EPROM-Zelle)


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Programmiertechnologie – EPROM(Beschreiben einer EPROM-Zelle)


Programmiertechnologie – EPROM(Lesen einer EPROM-Zelle)

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Flash- EEPROM

• FLASH-Zellen können nicht wortweise gelöscht werden, sondern nur in größeren Blöcken

• NOR-Architektur: alle Speicherzellen sind parallel an die Bitleitung angeschlossen

• NAND-Architektur: typischerweise 8 oder 16 usw. Speicherzellen in Serie geschaltet

notwendige Kontakte zu den Bitleitungen entfallen Zelle ca. 40% kleiner höhere Speicherdichte als bei NOR geringere Kosten, ABER Zeit für Auslesen durch die Serientransistoren

deutlich größer als bei NOR


EPROM - Zellen


UV-EPROM EEPROM Flash-EEPROM

Löschen UV-Licht elektrisch elektrisch

Relative Zellgröße 14,2

(zusätzlich Transistoren)

1extrem dünne Silizium-Schicht unter Floating-

Gate

Programmier-zeit < 1 ms < 1 ms 200 µs

Löschzeit 20 min 1 ms < 1 ms

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Vergleich der Technologien


SRAM FLASH-EPROM Plice ViaLink

Konfigurierung flüchtig? ja nein nein nein

rekonfigurierbar? ja ja nein nein

in System programmierbar? ja theoretisch ja nein nein

Zellengröße groß mittel; als Array klein (sehr)klein sehr klein

Schalttransitoren - - groß groß

On-Widerstand 0,6….1 kΩ 0,6….1 kΩ 200Ω 20….50Ω

Off-Kapazität 10…20 fF 10….20 fF 5 fF 1 fF

zusätzliche Prozessschritte 0 3 bis 5 3 3

Logik-Designs vor Reverse-Engeneering schützen

• Level I– Bausteine gelten als unsicher (SRAM, EPROM)

• Level II– Moderat sicher, da nur von sehr gut ausgebildeten Personen mit teurer

Laborausrüstung durchgeführt werden kann. (Antifuse)

• Level III– In hohem Maße sicher, Reverse Engeneering kaum möglich (Bei PLD kaum

realisierbar)


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Programmierung von PLDs/FPGAsJTAG-Schnittstelle

Quelle: Bringmann/Lange/Bogdan, Eingebette Systeme

Bedeutung Konfigurierbarkeit


Konfigurationskonzepte:• Kompletter Bitstream im Konfigurationsspeicher• Partieller Bitstream, während restlicher FPGA weiterarbeitet (RTR)• Selbstrekonfigurierbare Systeme (SFS)

Granularität als Aspekt für partielle Rekonfiguration:• Große Granularität (z.b. Austausch eine komplexen IP-Cores)• Mittlere Granularität (Registerebene, um IP-Kern zu modifizieren)• Kleine Granularität (Inhalt LUT modifizieren)

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VerbindungsarchitekturenAnforderungen an die Verbindungsarchitekturen programmierbarer Logikbauelemente:


Typen von Verbindungsleitungen:• Lokale Verbindungsleitungen• Globale Verbindungsleitungen• Spezielle Verbindungsleitungen für die Verteilung von Taktsignalen und anderen

zeitkritischen Signalen• Leitungen die zum Preset oder Reset der Schaltungen genutzt werden• Leitungen für Spannungsversorgung der Logikzellen


𝜏𝐷𝑁, 𝑃𝑇 𝐶 · 𝑅 𝐶 · 2 · 𝑅 … 𝐶 · 𝑁 · 𝑅

Verdrahtung und Zeitverhalten

𝑅 𝑅 𝑅

Elmore Zeitkonstante:

𝜏𝐷𝑁, 𝑃𝑇 𝐶 · 𝑅 ·𝑁 𝑁

2

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Taktsystemeim FPGA

Cyclone III

Taktsysteme im FPGA(Clock Control Block)


Cyclone III

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Taktsysteme im FPGA(PLL)


Cyclone III

Off-chip und In-chip Kommunikation

Bei datenintensiven Anwendungen (Big Data Anwendungen) ist Kommunikation einer der Schlüsselfaktoren für Gesamtleistung

Off-chip:

• Low-Speed Interfaces

– Kleine Datenmengen

– Meist serielle Interfaces (I2C, SPI usw.)

• High-Speed Interfaces

– Z.B. PCIe

On-chip:

• Point-to-Point

• Busbasierte Kommunikation

• NoC (Network on Chip)


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Speicher in komplexen PLD (FPGA)

Kriterien:

• Größe• Wortbreite• Zugriffszeit• zusätzliche

Funktionalitäten


technologiebedingt

entwurfsbedingt

Energiebedarf von elektronischen Systemen


𝐸 𝑊ℎ 𝑃 𝑡 𝑑𝑡

𝑃 𝑊 𝑃 𝑃

𝐼 𝐼 ∗ 𝑉 𝑎 ∗ 𝑓 ∗ 𝐶 ∗ 𝑉

a – relative Schalthäufigkeitf – TaktfrequenzCL- LastkapazitätVDD- Versorgungsspannung

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Energiesparfunktionen

• Wählbare Core-Spannung Core-Spannung kann von 1,1V auf 0,9V reduziert werden, wenn Design nicht die

volle Leistung des FPGA benötigt

• Quartus II Power Play Optimierungsfunktion in der Quartus II – Software, die das Design möglichst

energiesparend realisiert in dem z.B. Synthese, Platzierung und Routing entsprechend optimiert werden


• Programmable Power Technologie Nur Logikblöcke im kritischen Pfad

arbeiten im High-Speed-Mode alle anderen Logikblöcke werden im Low-Power-Mode betrieben

Quartus II – Software erkennt selbständig kritische Pfade und programmiert entsprechend

Verschiedene Bausteinarchitekturen:

PLD geringer Dichte


ProgrammierbareUND / ODER - Matrix

AusgabeBlock

EingabeBlock

programmierbare Rückkopplung

Eingang Ausgang

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Chiparchitekturen bei PLD geringer Dichte

Realisierung der Kombinatorik durch zweistufige Logik: UND- und ODER-Felder


UND-Matrix ODER-Matrix Normalform

RAM, ROM fest programmierbar KDNF

PAL programmierbar fest DNF

PLA programmierbar programmierbar DNF

Grundstruktur von PLA-Bausteinen


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PLA-Programmierung

unprogrammiert


programmiert

PROM


PAL

programmierbarem ODER-Feld programmierbarem UND-Feld

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PLA


programmierbarem UND- und ODER-Feld

Beispiel für PLA-Realisierung


𝑥 𝑏 𝑐 𝑎 𝑏 𝑐

y 𝑎 𝑏 𝑐 + b c

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Implementierbarkeit bei PLD geringer Dichte

• Anzahl der Register• Konfigurationsmöglichkeiten für Register (CLK, S, R usw.)• Anzahl Ausgänge• Anzahl Eingänge• Anzahl Produktterme

Hauptaugenmerk bei Untersuchung der Kombinatorik

ROM: Anzahl der EingängePAL: Anzahl Produktterme pro EingangPLA: Anzahl Produktterme gesamt


Gemeinsamkeiten zwischen CPLD und FPGA

• Aufbau aus mehreren Blöcken, die untereinander geeignet verbunden werden können, „Programmierbare Blöcke mit programmierbaren Verbindungsstrukturen“

• flexible Blockstruktur im Vergleich zum PLD niedriger Dichte bessere Logikzuordnung flexiblere Makrozellen bessere Entkopplung interner Ressourcen

• weitgehende Entkopplung von Logik und E/A-Blöcken (mit Einschränkungen)• E/A-Blöcke als Eingang, Ausgang oder bidirektional konfigurierbar;

universelle Steuerungsmöglichkeiten für vorhandene Tristate-Buffer• Platzierung notwendig• Technologie: CMOS• Programmiertechnologien: SRAM, EPROM, Antifuse


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Ursprüngliche Unterschiede zwischen CPLD und FPGA


Eigenschaften CPLD FPGA

Aufbau der Logikzellen

wenige große Blöcke mit integrierter Logik- und E/A-Makrozellen

PAL-Logik (AND/OR-Matrix)· 22-48 Eingänge· 8-32 Makrozellen pro/Bl.· 8-32 Ausgänge· alle Makrozellen benutzen die

gleichen Eingänge

große Anzahl relativ kleiner Funktionselemente (feinkörnig)

Logik: MUX oder LUT (RAM)· 4-13 Eingänge · 2-4 Makrozellen· 2-4 Ausgänge

Verbindungen zentrale globale Verbindungen

keine Verdrahtung notwendig

dezentrale lokale Verbindungen

Verdrahtung notwendig

Unterschiede zwischen CPLD und FPGA


CPLD FPGA

E/A relativ feste Konfiguration der Verbindungsleitungen zwischen Makrozellen und Pins

schneller Signalweg von Logikmakrozellen zu Pins

keine separaten Ausgangsregister

Ring aus frei zuordenbaren E/A-Blöcken

jede Logikmakrozelle kann mit jedem Pin verbunden werden

separate Ausgangsregister vor den Pins

Signallaufzeiten homogen

· konstant· relativ kurz· vorhersagbar

Geschwindigkeit nicht abhängig von Schaltung

stark vom konkreten Signalweg abhängig· ungleichmäßig· auch hohe Werte möglich· erst durch Layoutextraktion

zu bestimmen

Geschwindigkeit abhängig von der Schaltung

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Flexibilität mittel hoch

Flächenausnutzung 40% - 60% 50% - 95%

Stromverbrauch Low Power Low Power,

Einsatzgebiete bei breiten Eingangsfunktioneneinfache Realisierung schneller komplexer State Machines

schmale Eingangslogikregisterintensive Schaltungen

Vor-/Nachteil Preis pro Gatter mittel bis hoch

• Preis pro Gatter gering bis hoch• anspruchsvolle Software erforderlich• angemessene

Verdrahtungsressourcen erforderlich• einfacher Umstieg auf Bausteine öherer

Komplexität bei Beibehaltung der Leistungsdaten




Anzahl I/O Pins 44 ... 500 44 ... 1200

Komplexität 500 ... 12.000 Gatter40-2000 FF

1000...5.000.000 Gatter100-2 Mio FF

Total RAM Blocks 0- 1,6Mbits 0-68 MBits

Programmier-technologie EEPROM / FLASH SRAM/Antifuse

Flexibililät ADCs, PLL, wenige IPs ADCs, PLL, DSP-Blöcke, Memory-Interfaces, IPs,

usw.

12.03.2019

47

Die umsatzstärksten Hersteller von PLD


Hersteller PLD CPLD FPGA

Microsemi

Intel (Altera)

IGLOOPolarFireRTG4

MAX II

MAX 10 Familie

Stratix V, 10Arria V, 10Cyclone III, V

Die umsatzstärksten Hersteller von PLD


Lattice(Vantis von AMD)

XilinxVirtex 5,6,7Kintex-7Artix7Spartan-FamileEasyPath 6XC5200XC3000

iCE40 Ultra

12.03.2019

48

Actel (Microsemi)

• Microsemi Lowest Power FPGA


Intel (Altera) CPLDs(Flash basierte PLDs)

• Altera MAX 7000• Intel MAX II

– Internal oscillator and 8Kbits user flash memory• Intel MAX V

– Einsatz in energie- und platzbeschränkten Designs in vielen Marktsegmenten• Intel Max 10

– Low cost, low power, user flash– Größen von 2K bis 5oK LE, bis 500 user I/O pins– Einzel und Doppelkern-Spannungsversorgung– Small Wafer Scale Gehäuse (3mm x 3mm) oder Gehäuse mit hoher Pinzahl– 55nm-NOR-Flash-Technologie– ADCs, Dual-Configuration-Flash, PLL, embedded SRAM– IPs –Unterstützung: NIOS II, DSP-Blöcke, DDR3-Speichercontroller


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49

Altera – CPLD MAX7000 - Blockschaltbild


Altera – CPLD MAX7000 – Device Macrocell


12.03.2019

50

Intel (Altera) – CPLD MAX V - Blockschaltung


Configurable Flash MemoryUser Flash Memory

Field Programmable Gate ArrayFPGA

• FPGA-Modell• Moderne FPGA-Strukturen• Aufbau und Ressourcen

– grundlegende Hardware Blöcke– spezielle Hardware Blöcke

• Methoden und Werkzeuge für FPGA-basierende Designs


12.03.2019

51


FPGA – Field Programmable Gate ArrayDas FPGA-Modell nach Jonathan Rose

FPGA – Model nach Jonethan RoseParameter:1. w – Anzahl der Verbindungstracks

2. Af – Größe des Funktionalblocks (Logicblock)Af ~ 2k + AS

3. FS – Flexibilität der SwitchboxAnzahl der erreichbaren Leitungen /Switchbox(Maximalwert = 3 w)

4. Fc – Flexibiltät der Connection BoxAnzahl der Tracks (w), die von einem Blockpin aus erreichbar sind(programmierbar z.B. durch Transistor)

5. Ap – Größe eines Programmierpunktes(Fläche des Transistors oder ähnliches)


12.03.2019

52

Dipl.-Ing. Th. Rommel PLD103

FPGA – Programmierbare Schaltmatrix


Moderne FPGA Strukturen

I/O blocks

I/O blocks

I/O

blo

cks

I/O

blo

cks

Logic blocks(Logic elements)

(configurable logic blocks)

Xilinx XC4000-Serie (1997)

Matrix Architektur

12.03.2019

53



I/O blocks

I/O blocks

I/O

blo

cks

I/O

blo

cks

Logic blocks(Logic elements)

(configurable logic blocks)

Virtex Architecture (ca. 2000)

Matrix Architektur

RA

MR

AM

RA

MR

AM

RA

MR

AM

RA

MR

AM

Quelle: J.J.R.Andina, FPGAs



I/O blocks

I/O

blo

cks

I/O

blo

cks

Logic blocks(Logic

elements)(configurablelogic blocks)

Altera Max 10 (ca. 2016)

Matrix ArchitekturPLL PLL

I/O blocksPLL PLL

Me

mo

ry B

lock

s

DS

P b

lock

s

Me

mo

ry B

lock

s

Me

mo

ry B

lock

s

DS

P b

lock

s

AD

C

User flash

Configurationflash


12.03.2019

54



I/O blocks

I/O

blo

cks

I/O

blo

cks

Logic blocks(Versa Tile)

Microsemi‘s Fusion

Matrix ArchitekturCCC CCC

I/O blocksCCC CCC

SRAM Blocks

ADC

SRAM Blocks

ISPAES

Charge Pumps

User Flash ROM

Flash Memory Block Flash Memory Block

Analog quad




I/O blocks

I/O

blo

cks

I/O

blo

cks

Spartan 6 von XILINX

Matrix Architektur

I/O blocks

Me

mo

ry B

lock

s

DS

P b

lock

s

Me

mo

ry B

lock

s

Me

mo

ry B

lock

s

DS

P b

lock

s

Lo

gic

blo

cks

Lo

gic

blo

cks

Clo

ckm

an

age

men

tblo

cks

Lo

gic

blo

cks

Lo

gic

blo

cks

Me

mo

ry B

lock

s

DD

R C

on

tro

ller

DD

R C

on

tro

ller

Tra

nsc

eiv

ers

Tra

nsc

eiv

ers


12.03.2019

55



Reine Spalten Struktur

Matrix Architektur

I/O

blo

cks

DS

P b

lock

s

Me

mo

ry B

lock

s

Me

mo

ry B

lock

s

DS

P b

lock

s

Logi

cb

lock

s

Logi

cb

lock

s

Clo

ckm

an

age

men

tblo

cks

Lo

gic

blo

cks

Logi

cb

lock

s

Me

mo

ry B

lock

s

Tra

nsc

eiv

ers

Glo

ba

l clo

ck

I/O

blo

cks

Clo

ckm

an

age

men

tblo

cks

Glo

ba

l clo

ck

DS

P b

lock

s

Tra

nsce

iver

s



FPGA Hardware Ressourcen

Grundlegende Hardware Blöcke• Logic Blocks• I/O Blocks• Interconnection Recourcen

Spezielle Hardware Blöcke• Clock Management Blocks• Memory Blocks• Ser/Des Blocks• Hard Memory Controller• Transceiver• Hard Cores• DSP Blocks• ADC• Charge Pumps• usw.

12.03.2019

56


Logic Blocks:• Zum Implementieren von kombinatorischen und sequentiellen Funktionen

LUT FF

clk

D

Q

x0

xn

Lut_Byp

Lut_Out

RO

Realisierung von Kombinatorik in einer LUT

1 aus 4Decoder

x0

x1

00011011

1110 W

ired

OR

y = x0 nand x1


Logic Blocks - Beispiele

Logic Element from Microsemi‘s IGLOO2

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57


Logic Cluster from Achronix‘s Speedster 22i

Logic Blocks - Beispiele


I/O Blocks:

Delay

Delay

Mu

ltip

lexi

ng

an

dco

ntr

ol

logi

c

VCCIO

Bus hold

Pull-upresistor

Clo

cka

nd

rou

ting

reso

urc

es


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58


Interconnection Resourcen:

Cro

ssb

ar

ma

trix

LB

LB

LB

CM

Cro

ssb

ar

ma

trix

LB

LB

LB

CM

Cro

ssb

ar

ma

trix

LB

LB

LB

CM

Cro

ssba

r m

atr

ix

LB

LB

LB

CM

Localinterconnection

resources

General FPGA

interconnetionresources


HROW

HROW

HROW


Clock Management(Control) Blocks

I/O blocks

I/O

blo

cks

I/O

blo

cks

Logic blocks(Versa Tile)

I/O blocks

SRAM Blocks

ADC

SRAM Blocks

ISPAES

Charge Pumps

User Flash ROM

Flash Memory Block Flash Memory Block

Analog quad

I/O

blo

cks

Clo

ckm

anag

emen

tbl

ocks

Clo

ckba

ckbo

ne

I/O

blo

cks

Clo

ckm

anag

emen

tsbl

ocks

Ser

iell

tran

seiv

ers

(GT

)

Clock Management Blocks

HROW-Horizontal clock row

Location of CMBs in matrix and column-based architecture Quelle: J.J.R.Andina, FPGAs

12.03.2019

59


Clock Management(Control) Blocksclock networks

Q1 Q2

Q3Q4

GCLK

Q1 Q2Q3Q4

RCLK

PCLK

Global, regional and peripheral clock networks in Altera‘s Stratix V DevicesQuelle: J.J.R.Andina, FPGAs

PLL-Block Diagramm

• N – pre-divider counter

• PFD – phase-frequency detector

• M – feedback multiplier counter

• K and V – post-divider counters


12.03.2019

60


Memory Blocks (LUT)

LUTA6:A1

O6O5

LUTA6:A1

O6O5 LUT

A6:A1W6:W1

O6O5

CK DIWEN MC

Ca

rry

logi

c–

mu

ltip

lexi

ng

logi

c

Sh

iftL

ogi

c-

Ca

rry

logi

c–

mu

ltip

lexi

ng

logi

cLUTA6:A1W6:W1

O6O5

CK DIWEN MC

LBs from Xilinx‘ Series 7: General purpose and oriented to distributed memory implementation



• Wenn embedded Memory zu klein -> externer Speicher• Memory Controller in den verschiedenen Bausteinen integriert.• Vielzahl von unterschiedlichen Speichern -> viele unterschiedlichen

Interfaces (einfach parallel oder seriell, Serial Peripheral Interface (SPI), Inter-Integrated Circuit (I2C), USB oder komplexere, wie DDR.

Für die Nutzung externer Speicher gibt es zwei Vorgehensweisen:

1. Man kann durch ein entsprechendes IP (USB-Treiber, I²C, SPI oder ähnliche) den Controller als Softcore in die Recourcen des Bausteines zu laden.

2. Bei größeren Speichern bzw. sehr schnellen Zugriffen haben die Hersteller aber Hard Memory Controller in den Baustein implementiert• Arria V und 10 (Altera) beinhalten DDR/DDR2/DDR3/DDR4 SDRAM

Controller• Spartan 6 und Virtex-6 from Xilinx DDR3• Serie 7 DDR4

Hard Memory Controllers

12.03.2019

61


Hard Memory Controllers

UniPHYControllerMPFE

Com

man

d qu

eues

Arb

iter

Com

man

d qu

eues

Com

man

d or

derin

glo

gic

Adr

ess

com

man

dD

ata

cloc

king

Cal

ibra

tion

(NIO

S II

bas

ed)

I/O

buf

fer

DD

R m

emor

ies

Inpu

t pro

cess

es

Arria 10 hard memory controllerQuelle: J.J.R.Andina, FPGAs


Transceivers

Unterstützte Protokolle:

• Gigabit Ethernet• PCIexpress (PCIe)• 10GBASE-R• 10GBASE-KR• Interlaken• Open Base Station Architecture Initiative (OBSAI)• Common Packet Radio Interface (CPRI)• 10Gb Attachment Unit Interface (XAUI)• 10GH Small Form-factor Plugable Plus (SFP+)• Display Port

12.03.2019

62


Transceivers

Transceiver from Xilinx Series 7

Transmitter

FP

GA

fabr

ic

Serial inputdata

Dec

oder

Pha

seco

mpe

nsat

ion

Byt

ede

seria

lizer

Buf

fer

CD

R

Des

eria

lizer

Enc

oder

Pha

seco

mpe

nsat

ion

Byt

ese

rializ

er

Buf

fer

Ser

ializ

er Serial outputdata

Receiver

PCS PMA


Off-chip Kommunikation

• Anforderungen an Off-chip Kommunikation:

– Geschwindigkeit (Datendurchsatz und Verzögerungszeit [Latenz])

– Zuverlässigkeit (manchmal können Datenpakete verloren gehen, manchmal nicht)

– Entfernung

– Umgebungsbedingungen

– Kompatibilität mit Netzwerken

• Low-Speed Interfaces

– Kleine Datenmengen

– Meist serielle Interfaces (I2C, SPI usw.)

• High-Speed Interfaces

– Z.B. PCIe


12.03.2019

63

In-chip Kommunikation

Ähnliche Aufgaben wie Off-chip Kommunikation:

• P2P (Point to point)

• Busbasierte Kommunikation

– Singled-shared

– Crossbar Switches

– Ringbasierte Topologie

– Bridge basierte Topologie

• NoC (Network on Chip)



Embedded processers

Vorteile:• kombiniert programmierbare

Logik, Speicher und einen Prozessorkern

• Einchiplösungen von kompletten Systemen [SOPC]

12.03.2019

64

Embedded Processor Solutions - Hardcore


ZYNQ-7000 EPP

ZYNQ-7000 EPP


12.03.2019

65


Embedded processers - multicore


DSP- AnwendungenEmbedded Multipliers

a(17:0)

b(17:0)

ce_a

ce_bclk

clr

ce_rr(35:0)


12.03.2019

66


DSP block from Xilinx 7 Series

DSP- AnwendungenDSP Blocks

Carry_inChain_in

Inp

ut r

egi

ste

rb

an

k

Carry_out

Pip

elin

e re

gist

er

+/-

Pip

elin

e re

gist

er

ALU

Ou

tpu

t re

gist

er

ba

nk

=

Chain_out

Result

Pattern detect

A

B

C

D



Mixed Signals Blöcke

FPGA

ADC hard block

S&H

FPGA fabric

Sequencer

Control System

Aquisitionmemory

PLLVREF

VREF

SAR ADC12 bits

C

Temperatursensor

Dedicatedanalog input

Dual-functioninput


ADC hard block from Altera‘s MAX 10 Family

12.03.2019

67

Moderne Methoden und Tools für FPGA-basiertes Design


• Übergang von Schematic Entwurf zu Hardwarebeschreibungssprachen (VHDL, Verilog)

• High-Level-Synthese (HLS-Tools)• Neue Tools kombinieren Standardkomponenten aus integrierten

IP-Bibliotheken mit selbst entworfenen Blöcken (z.B. Dual-Core Prozessor + geeignete Interfaces wie SPI, I2C, GPIO usw. in wenigen Stunden)

• Andere Tools erlauben Design Sprachen, die parallele Abarbeitung auf unterschiedlichen Ressourcen erlauben um High Computing Performance zu erzielen (OpenCL)

• Entwurftools komplimentiert mit Validation und Debugging Methoden(z.B. integrierte Logikanalyzer zum Debuggen)

• Hardware/Software Evaluierung

Spezielle Tools für den Entwurf von SoPC-Systeme


• Hardware Design-Tools• Hardcore (Grobkorn-Konfiguration, bei der die beteiligten Komponenten

(de)aktiviert werden.• Softcore (konventionelle FPGA-Konfiguration)• Konnektivität (z.B. durch Verwendung von Verbindungsklassifizierungen)

• Software Design-Tools• Core Generation Tools

• Werkzeug zum Entwurf parametrisierbaren, standardisierten Cores (LPM)• HLS-Tools (High-Level-Synthese)

• Entwurf von HPC-Multithread Beschleunigern• Debugging Tools

• Software Debugging• Hardware Debugging• Hardware/Software Co-Debugging

• Pin-Planning Tools• Auswahlberatungstools• Tools zur Leistungverbrauchsabschätzung

12.03.2019

68

HLS


Cyclone 10


12.03.2019

69

Cyclone 10


Intel (Altera) FPGAsStratix Serie

Intel Stratix V: 28nm Technologie, 0.85V/0.9V Core voltage Hohe Bandbreite, hohe Systemintegration Ultimative Flexibilität für High-End Anwendungen Partielle Rekonfiguration Bis zu 1932 Pins Kein ARM-Cortex verfügbar Serien:

GX (PCIe, Transceiver) GS (DSP, PCIe, Transceiver) E


12.03.2019

70

Intel (Altera) FPGAs Stratix V


Intel (Altera) FPGAsStratix Serie

Intel Stratix 10: 14 nm Tri-Gate-Prozess von Intel 2fache Leistungsteigerung gegenüber anderen 70% geringere Leistung 0.8V Core Voltage Hyperflex FPGA-Architektur Quad-Core-ARM Cortex-A53 High-Performance (ca. 8 Mio Register, 2912 Pins) Serien:

GX (high perfomance, high throughput, transceiver…) TX (Transceiver bis 56 Gbit/s) MX (64bit quad-core ARM Cortex-A53, HBM2) SX (64bit quad-core ARM Cortex-A53)


12.03.2019

71

Intel (Altera) FPGAsStratix 10


Dipl.-Ing. Th. Rommel PLD142

Quelle: Xilinx.com

Xilinx Product Portfolio

12.03.2019

72

Verbindungsstruktur der Virtex-Familie


CLB General Routing


12.03.2019

73

Xilinx FPGAs7 Series


• 28nm Technologie• Serien:

– Spartan (I/O Optimierung zum kleinsten Preis und höchster Leistung pro Watt, 1.0V/0.95V Core-Spannung)

– Artix (Transceiver Optimierung zum kleinsten Preis und höchste DSP Bandbreite, 1,0V/0.95V/0.9V)

– Kintex (Optimiert für bestes Preis-Performance Verhältnis)– Virtex (Optimiert für höchste Performance und Kapazität)

Virtex 7


Row and Column Relationship between CLB and Slices

12.03.2019

74

Virtex 7


Xilinx – Analog Mixed Signal12- bit, 17-channel, 1Msps Analog to Digital Converters with internal temperature and supply voltage sensors


Quelle: Xilinx.com

12.03.2019

75

Spartan-6 Family


Spartan - Packages


Chip Scale RackageThin Quad Flat Pack

12.03.2019

76

Intellectual Proberty (IP)

• Simulation des Coreverhaltens im System• Überprüfen der Designfunktionalität und bestimmen der Größe und

Geschwindigkeit• Generieren eines zeitlich begrenzten Programmierfiles für das Design• Programmieren des Bausteines und überprüfen des Designs in Hardware


Boards & Kits


CoolRunner-II CPLD evaluation board• with an XC2C256-TQ144

device• USB 2.0 cable for power,

programming, and datatransfer

• 9V battery connector foroptional battery power

• QuickStart guide• ISE® WebPACK™ software• Resource CD includes

documentation and freereference designs

Preis: 39,- $

12.03.2019

77

Boards & Kits


Spartan-3AN Starter Kit• Development board• Power supply 100-240V,

50/60 Hz with universal plugadaptors

• Evaluation software: XilinxISE® WebPACK™ or ISE Foundation™ Evaluation

• Quickstart guide• Programming cable• Product collateral

Preis: 199,- $

Boards & Kits


Preis: 999,- $

Virtex-5 LX FPGA ML501 Evaluation Platform

• ML501 Platform• DVI adapter• CompactFlash Card• Development tools and PC

download cable are not included and must be ordered separately

12.03.2019

78

Entwurfswerkzeuge


• Universelle FPGA-Enturfswerkzeuge• - Galileo• - Leonardi• - MicroSim FPGA

• Große EDA-Systeme• - Cadance (FPGA-Designer)• - Mentor Graphics (FPGA-Station + AutoLogicII)• - Synopsys (FPGA-Express)

• Herstellereigene Werkzeuge• - Designer Series von Actel• - Quartus II von Altera• - Vivado Design Suite / ISE Design Suite von XILINX

Embedded Processor Solutions


• Faster Time-to-Market

• Programmable Flexibility

• Low Risk

• Cost-Effective Access to Embedded Processor Cores

• Higher Integration

12.03.2019

79

Embedded Processor Solutions


Vorteile:• kombiniert programmierbare

Logik, Speicher und einen Prozessorkern

• Einchiplösungen von kompletten Systemen [SOPC]

Embedded Processor Solutions - Hardcore


ZYNQ-7000 EPP

12.03.2019

80

Softcore Solutions for Embedded Processors (Altera)


Other Cores:T8051CZ80CPU ProcessorC6800 Microprocessor u. a.

NIOS Embedded Processor Family• Features:• Konfigurierbare RISC Architektur (32 Bit)• On-Chip Peripherie• - UART• - Timer• - PIO• - SRAM• - FLASH• - SPI, PWM, IDE disk, controller, • Ethernet Controller,• Altera MegaWizard interface konfiguriert

den Prozessorkern• - generiert peripheral bus module (PBM)• - weist IRQ und Prioritäten zu• - Dynamische Busanpassung• - konfiguriert periphere Wait states


12.03.2019

81

NIOS II Design Flow


NIOS II – Risc Processsor Block Diagramm


12.03.2019

82

Analoge PLD


Features:

• mehrere analoge Funktionen realisierbar (OV, Filter usw.)• In-System-Programmable analog Circuit• keine externen Komponenten notwendig• über JTAG Schnittstelle zu konfigurieren


ispPAC10

12.03.2019

83

Analoge PLD‘s


FPAA (Field ProgrammableAnalog Array) An10E40 der Fa. Anadigm Inc.

Analoge PLD‘s


CAB des FPAA (Field Programmable Analog Array) An10E40

12.03.2019

84

Switched-Capacitor-Technik


Literaturhinweise


• www.intel.com

• www.xilinx.com

• Juan José Rodriguez Andina, Eduardo de la Torre Arnanz, María Dolores Valdés Pena:“FPGAs, Fundamentals, Advanced Features, and Applications in Industrial Electronics“ISBN 978-1439896992

• Oliver Bringmann, Walter Lange, Martin Bogdan: Eingebettete Systeme, Entwurf, Modellierung und Synthese“ISBN 978-3-11-051851-1

• Markus Wannemacher: „Das FPGA-Kochbuch“Bonn, International Thomson Publishing GmbHISBN 3-8266-2712-1

• Pong P. Chu: „FPGA Prototyping by VHDL Examples“Hoboken, New Jersey, Wiley InterscienceISBN 978-0-470-18531-5

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