Post on 16-Aug-2019
transcript
Ein Projekt von Marken und Partnern der
FPGA-basierte Systeme zeitgemäß entwickelnauf Europas größtem Fachkongress, rund um die programmierbaren
Elektronikbausteine, vom 21. – 23. Mai 2019 im NH Hotel München-Dornach.
w w w.f pg a - kong res s .de
wird präsentiert von:
21. – 23.05.2019, NH Hotel , München-Dornach
Unsere Premium Sponsoren
Unsere Business Sponsoren
Kongress-Themen
Applications
Automotive & Video
Board Level
Safety & Security
Language
5G & Tele-/Datacom
AI & Machine Learning
Embedded
Tutorial Tracks
Basics
Einfüh
rungFPGA-Technologien haben einen wahren Evolutions-
sprung vollbracht, was neue Denkansätze und Lösungen von Hardware- als auch Software- Entwicklern erfordert. Mit dem FPGA-Kongress, der vom Fachmagazin ELEKTRONIKPRAXIS und dem Design- und Schulungs- center PLC2 GmbH veranstaltet wird, greifen wir diesen Fortschritt herstellerübergreifend auf – und fokussieren uns dabei auf anwendergerechte Lösungen, die Sie schnell in Ihren eigenen Entwicklungs-Alltag integrieren können.
Egal, ob Sie die Welt der Field Programmable Gate Arrays gerade erst kennenlernen oder schon ein alter Hase sind: Der FPGA-Kongress bietet für jeden Wissensstand den passenden Anschluss.
Holen Sie alles aus Ihren FPGA-basierten Systemen heraus!
Stimmen aus der Branche
„Sehr gelungene Veranstaltung zur FPGA-Thematik. Sehr interessante
Fachbeiträge.“Thomas Kuhn, HTV GmbH
„Internationale Expertenvorträge waren sehr gut, Organisation und
Zusammensetzung sehr gut.“Feedback eines Ausstellers
Programm FPGA-Kongress
Programm
13:45 - 14:15
KEYNOTE: FPGAs the dawn of a new era Jose Alvarez, CTO Intel PSG
14:15 -15:00
Multi-Camera Design Fra-mework for the Xilinx Auto-nomous Driving Platform Gordan Galic / Christian Grimm, Xylon
45 Min.
High Frequency Trading using Xilinx VUS+Vincent Martinez, REFLEX CES
45 Min.
Probleme bei der Erzeugung eines Triggersignals für die Auswertung von Highspeed BitmusternMirko Lawin, ADVA
45 Min.
VHDL for Simulation – Coding PatternsPatrick Lehmann, PLC2
45 Min.
Designing a Zynq Ultra-Scale+ MPSoC System in Vivado - Part 1Stefan Krassin, PLC2
90 Min.
15:00 -15:45
Iterative Algorithmen für FPGAs am Beispiel einer einfachen BildverarbeitungChristian Siemers, TU Claus thal
45 Min.
Vision Retrofit-Lösungen am konkreten BeispielOliver Helzle, hema electronic GmbH
45 Min.
Implementierung einer generischen SDR-Plattform auf Basis des Zynq Ultra-scale+ RFSoCMarkus Appel, IHP Micro electronics
45 Min.
VHDL Protected Types – VHDL Data Structures for VerificationPatrick Lehmann, PLC2
45 Min.
15:45 - 16:30 Kaffeepause und Ausstellung
16:30 - 17:15
Streaming of frame buffer data over Ethernet for the Zynq architectureMichael Hänsel, TU Ilmenau
45 Min.
Micron DDR4Gerhard Risse, Arrow
45 Min.
FPGA-powered data plane programmability and hard-ware acceleration for 5G network solutionsSilviu Adrian Sasu, ADVA
45 Min.
Introduction to FPGA VHDL Verification based on UVVMEspen Tallaksen, Bitvis AS
45 Min.
Designing a Zynq Ultra-Scale+ MPSoC System in Vivado - Part 2Stefan Krassin, PLC2
90 Min.
17:15 -18:00
Application interface for easy video in-/output with Linux and AXI VDMAAlbrecht Heß, TU Ilmenau
45 Min.
Mircon DDR4 vs. LP-DDR4Gerhard Risse, Arrow
45 Min.
FlueNT10G: Highly Accu-rate Multi-Gigabit Network Measurements on FPGAAndreas Oeldemann, TU München
45 Min.
Advanced FPGA VHDL Verification based on UVVMEspen Tallaksen, Bitvis AS
45 min
19:00 Abendveranstaltung
AUTOMOTIVE & VIDEO BOARD LEVEL 5G & TELE-/ DATACOM LANGUAGE TUTORIALS
07:45 Registrierung
08:45 Begrüßung durch ELEKTRONIKPRAXIS und PLC2
09:00 - 09:45
MPSoC High ASIL Power Solutions – Centralized vs DecomposedJing Y. Guo, Xilinx - MPS
45 Min.
Leiterplattendesign für FPGAsRonald Weber, CADFEM
45 Min.
FPGAs für Cloud Computing & Acceleration!Jens Stapelfeldt, Xilinx
45 Min.
VHDL for Synthesis – Coding PatternsPatrick Lehmann, PLC2
45 Min.
Vivado FlowEugen Krassin, PLC2
90 Min.
09:45 - 10:30
Batteriegestützte Applika-tionen der Videodatenver-arbeitung und optischen ÜbertragungDr. Jörg Pospiech, AVT
45 Min.
Starrflexible Multilayer für den Highspeed-Data- TransferArnold Wiemers, Leiterplatten Akademie
45 Min.
The entire signal chain from antenna to digital with the Xilinx Zynq UltraScale+ RFSoCAndreas Radmer, EBV Elektronik
45 Min.
The VHDL Type System - Special Techniques for SynthesisPatrick Lehmann, PLC2
45 Min.
10:30 - 11:15 Kaffeepause und Ausstellung
11:15 - 12:00
FPGA-Based 2.3 MP Video Camera for Autonomous Driving and ADASGordan Galic / Christian Grimm, Xylon
45 Min.
Utilizing models for SoC Hardware and Software co-designBaruch Mitsengendler, Mathworks
45 Min.
Software Defined RadioThomas Hauer, Arrow - Analog Devices
45 Min.
Outtakes – Advanced VHDL Programming TechniquesPatrick Lehmann, PLC2
45 Min.
Vivado OptimizationEugen Krassin, PLC2
90 min.
12:00 - 12:45
Videodatenübertragung per DMA mit PCI ExpressThomas Zerrer / Alois Hauk, Smartlogic
45 Min.
Advanced Design and Practi-cal Power Design Solutions for Next Generation FPGA/SoCs from 80W to 300WJens Ejury / Jay Radhakrisnan / Tony Ochoa, Xilinx - Infineon
45 Min.
IIOT – from the cloud to the edgeKarl Wachswender, Intel PSG
45 Min.
HDL Code Generation from Matlab/SimulinkWerner Bachhuber, Mathworks
45 Min.
12:45 - 13:45 Mittagspause und Ausstellung
Dienstag, 21. Mai 2019
AUSGEBUCHT
AUSGEBUCHT
Mittwoch, 22. Mai 2019
BASICS EMBEDDED APPLICATIONS LANGUAGE TUTORIALS
08:15 Registrierung
09:00 - 09:45
Plus, Minus, Mal, Geteilt Durch – Die vier Grund-rechenarten im FPGAHarald Flügel, Arrow
45 Min.
Microsemi RISC-V updateJens Huettemann, Arrow Microsemi
45 Min.
JESD204B - Interfacing Highspeed ADC‘s and DAC‘s with Microsemi FPGADennis Schmidt, Arrow
45 Min.
OSVVM, VHDL‘s #1 FPGA Verification LibraryJim Lewis, Synthworks
90 Min.
Operating Vivado in a Git/GitLab EnvironmentPatrick Lehmann, PLC2
90 Min.
09:45 - 10:30
Realisierung von Source- Synchronous Interfaces in UltraScale BausteinenGeorg Hanak, Avnet EMG Silica
45 Min.
Multicore Software Emu-lation & Debugging with Microsemi RISC-VChristian Rudel, Arrow Microsemi
45 Min.
JESD204 Survival GuideThomas Hauer, Arrow - Analog Devices
45 Min.
10:30 - 11:15 Kaffeepause und Ausstellung
11:15 - 12:00
FPGA SchaltungstechnikEugen Krassin, PLC2
45 Min.
QEMU – Quick Emulator and PL Co-Simulation for Zynq UltraScale+ MPSoCErnst Wehlage, PLC2
45 Min.
System View VSISandeep Dutta, Xilinx
45 Min.
Down to earth C++ for EmbeddedMartin Weitzel, Ingenieur büro Martin Weitzel
90 Min.
Using the OSVVM AXI4-Lite ModelsJim Lewis, Synthworks
90 Min.
12:00 - 12:45
Interfacing High-Speed ADCEugen Krassin, PLC2
45 Min.
Getting Started with arm Design Start Adam Taylor, PLC2 (UK)
45 Min.
Isolation Design FlowGeorg Hanak, Avnet EMG Silica
45 Min.
12:45 - 13:45 Mittagspause und Ausstellung
13:45 - 14:15
KEYNOTE: Verification strategies for a connected world, and the role FPGAs are playing Jürgen Jäger, Cadence
14:15 -15:00
Xilinx XDC - Constraining made simple (part 1)Eugen Krassin, PLC2
90 Min.
Experience with Register Automation Tools and Methods for FPGA-SW InterfaceDr. Wolfgang Schlecker, HENSOLDT
45 Min.
Erstellen eines Simulations TestcasesHans-Jürgen Schwender, TRIAS Mikroelektronik
45 Min.
VHDL-2019, and OSVVM Perspective on What is New and ExcitingJim Lewis, Synthworks
45 Min.
Making a structured VHDL testbench – for beginnersEspen Tallaksen, Bitvis AS
90 Min.
15:00 -15:45
Managing Register Banks in the Cloud with airhdlGuy Eschemann, noasic/ Enclustra
45 Min.
Interfacing MIPI Sensors and FPGAs – Möglichkeiten und Grenzen MIPI Sensoren mit FPGAs zu nutzenMatthias Schaffland, Sensor to Image
45 Min.
Self-Checking Using the OSVVM Generic ScoreboardJim Lewis, Synthworks
45 Min.
15:45 - 16:30 Kaffeepause und Ausstellung
16:30 - 17:15
Xilinx XDC - Constraining made simple (part 2)Eugen Krassin, PLC2
90 Min.
Xilinx Petalinux / Yocto in einer Docker Container UmgebungMarco Höfle, Avnet EMG Silica
45 Min.
Creation of an application with Xilinx Tool System Ge-nerator with subsequent IP core integration in VivadoChristina Junger, TU Ilmenau
45 Min.
SystemVerilog – smarte Features für die FPGA (VHDL) Design VerifikationHans-Jürgen Schwender, TRIAS Mikroelektronik
90 Min.
Making an advanced testbench using models, scoreboards, verification components, high level trans actions and moreEspen Tallaksen, Bitvis AS
90 Min.
17:15 -18:00
Building root filesystem, Linux Kernel and U-Boot for the Zynq with BuildrootPavol Kurina, IT Consulting
45 Min.
Time-sensitive networking (TSN), what is it and how can it be implemented using FPGA technologySven Meier, Arrow - NetTimeLogic
45 Min.
18:00 Ende Tag 2
AUSGEBUCHTAUSGEBUCHT
AUSGEBUCHT
AUSGEBUCHT
Programm FPGA-Kongress
Donnerstag, 23. Mai 2019
AI & MACHINE LEARNING SAFETY & SECURITY APPLICATIONS EMBEDDED TUTORIALS
08:15 Registrierung
09:00 - 09:45
Machine Learning Inference: Eliminate the GPU Bottle-neck With an FPGACraig Abramson, Xilinx
45 Min.
Wer haftet, wenn die Tech-nik versagt? Wege durch den HaftungsdschungelSusanne Meiners, Newtec
45 Min.
Architekturen für Applikation auf FPGAsChristian Siemers, TU Clausthal
90 Min
Software Acceleration using the Zynq UltraScale+ MPSoCErnst Wehlage, PLC2
45 Min.
Hitting the ground running – How to develop the Vivado applications for the Ultra 96Adam Taylor, PLC2 (UK)
90 Min
09:45 - 10:30
A simple approach to pro-gram an AI/ML application with Python Stan Klinke, EBV Elektronik
45 Min.
Functional Safety for FPGAs Stefan Bauer, Mentor
45 Min.
Zynq UltraScale+ MPSoC HW-SW VirtualizationErnst Wehlage, PLC2
45 Min.
10:30 - 11:00 Kaffeepause
11:00 - 11:45
AI with Intel FPGAs Oren Hollander, Arrow- HandsOn-Training
45 Min.
Modelling of Aging Effects and Implementation of IP-Cores for Wear-Out-De-tection of FPGAsKristian Trenkel / Josef Schmid, iSyst
45 Min.
Vivados Architektur für Tcl-Erweiterungen – der XILINX TCL StoreMartin Weitzel, Ingenieur büro Martin Weitzel
45 Min.
Rekursive HardwareHarald Flügel, Arrow
45 Min.
Building on the Hardware – How to develop Bare Metal SDK application for the Ultra96Adam Taylor, PLC2 (UK)
90 Min.
11:45 - 12:30
MLP: A New FPGA Architec-ture Block for High-Perfor-mance Machine LearningRaymond Nijssen, Achronix
45 Min.
Verbesserte FPGA-Sicher-heit durch dynamische partielle RekonfigurationAlexander Krutwig, Mixed Mode
45 Min.
Der eigene IP Core mit VHDL/Verilog oder HLS - Für Einsteiger einfach erklärtThomas Kuhn, HTV
45 Min.
Einbinden einer Custom AXI-IP mit Interrupt unter LinuxDirk Schmitz, Marco Höfle, Avnet EMG Silica
45 Min.
12:30 - 13:30 Mittagspause
13:30 -14:15
Deep Learning – Hoch-leistungslösung auf FPGAsDr. Holger Singpiel, Silicon Software
45 Min.
Functional Safety with Intel FPGAsMarco Smutek, Arrow
45 Min.
Stand des Isolation Design Flow und der partiellen Re-konfiguration für ZYNQ 7000 und ZYNQ UltraScale+Thomas Kuhn, HTV
45 Min.
Addressing High-level Synthesis Challenges for Heterogenous Computing at the EdgeJuan Fernando Eusse Giraldo, Silexica
45 Min.
Moving up the Stack – How to create and work with PetaLinux on the Ultra96Adam Taylor, PLC2 (UK)
90 Min.
14:15 -15:00
FPGAs at the Heart of Machine Learning Inferen-cing in Video and ImagingJens Huettemann, Microchip
45 Min.
Hardware attacks on FPGAs in the next 10 yearsOren Hollander, Arrow- HandsOn-Training
45 Min.
Unlock New Opportunities with Easy-to-Use FPGA Programmable Acceleration CardsJean-Michel Vuillamy, Intel PSG
45 Min.
Synthesizing FPGA Designs from a High-Level, F unctio-nal LanguageRichard Membarth, DFKI
45 Min.
15:00 - 15:30 Kaffeepause
15:30 - 16:15
Usage of ML/ AI in embedded SystemsRobin Roitsch, Arrow
45 Min.
FPGA, RISC-V, et al. – Offene Komponenten für eine nachhaltige und sichere IT-PlattformAndré Kudra, esatus
45 Min.
Der Prozessorkern als Mikroprogrammsteuerwerk – eine Design-IdeeProf. Dr. Wolfgang Matthes, FH Dortmund
45 Min.
SDSoC - Erstellen einer Custom Hardware PlatformGeorg Hanak, Avnet EMG Silica
45 Min.
Top of the Stack – Looking at AI and the Xilinx Deephi DNNDKAdam Taylor, PLC2 (UK)
90 Min.
16:15 -17:00
Productize your AI with OpenVINO™ on FPGAKarl Neumayer, Intel PSG
45 Min.
Qualification of Soft-ware-Libraries on FPGAs for SafetyJorge De Anda, Validas
45 Min.
Headless VNC Desktop over SSH tunnel on Zynq architectureTobias Scholz, TU Ilmenau
45 Min.
Improving the Concurrency of HLS-generated SoC Designs for Sensor UnitsDr. Jürgen Rauscher, HENSOLDT
45 Min.
17:00 Ende der Veranstaltung
Programm FPGA-Kongress
Änderungen vorbehalten
Teilnahmegebühr
1 Tag 450 €
2 Tage 650 €
3 Tage 820 €
Preise gelten pro Person und zzgl. MwSt. Es gelten Sonderpreise für Studenten. Diese Preise finden Sie auf unserer Anmeldeseite.
Achtung: Die Tutorial Tracks sind auf 30 Plätze begrenzt. Melden Sie sich jetzt schnell an, bevor die Tracks ausgebucht sind!
BBQ - Abendveranstaltung
Wir freuen uns auch in diesem Jahr wieder gemeinsam mit Ihnen eine Abendveranstaltung durchzuführen.
Zur besseren Planbarkeit wird ein Teilnehmerbeitrag in Höhe von 20,– EUR zzgl. MwSt. erhoben.
Anmeldung unter
www.fpga-kongress.de
Preise und Anmeldung
„Viele hochwertige Vorträge. Gute Kontaktmöglichkeiten.“
Günter Graf, Ing.-Büro Graf
„A great nexus of great German companies and interesting presentations – well worth
the time to attend from the US.“Zach Pfeffer,
Centennial Software Solutions
Programm FPGA-Kongress
Ansprechpartner
Sebastian Gerstl ELEKTRONIKPRAXIS +49 931 / 418-3098 Sebastian.Gerstl@vogel.de
Michael Schwarz PLC2 GmbH +49 7664 / 9 13 13 - 15 Michael.Schwarz@plc2.de
Veranstalter
ELEKTRONIKPRAXIS www.elektronikpraxis.de
PLC2 Programmable Logic Competenence Center www.plc2.com
Veranstaltungsort
NH Hotel München-Dornach Einsteinring 20 D-85609 München-Dornach
Kontakt
1303
6
Programm FPGA-Kongress
Vogel Communications Group GmbH & Co. KG Max-Planck-Straße 7/9 97082 Würzburg www.vogel.de
wird präsentiert von:
FPGA-basierte Systeme zeitgemäß entwickelnauf Europas größtem Fachkongress, rund um die programmierbaren
Elektronikbausteine, vom 21. – 23. Mai 2019 im NH Hotel München-Dornach.